嵌入式SRAM內(nèi)建自測(cè)試設(shè)計(jì).pdf_第1頁(yè)
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1、隨著深亞微米級(jí)工藝技術(shù)的發(fā)展，芯片中嵌入式SRAM越來(lái)越多，對(duì)嵌入式SRAM的測(cè)試已經(jīng)成為一個(gè)重要的研究課題。但由于存儲(chǔ)器嵌入在芯片中，并非所有的引腳都被連到芯片引腳上，故傳統(tǒng)的測(cè)試方案不能有效支持測(cè)試，因此有必要提供一種專門而有效的解決方案，而內(nèi)建自測(cè)試(BIST)則成為當(dāng)前針對(duì)嵌入式存儲(chǔ)器測(cè)試的一種經(jīng)濟(jì)有效的途徑。 本文的BIST設(shè)計(jì)針對(duì)的是一款4Kx8bit雙口SRAM的測(cè)試芯片。論文首先分析了SRAM的邏輯錯(cuò)誤，即故障模

2、型；接著研究了相關(guān)的測(cè)試算法，采用了MARCH C+和MARCH d2pf兩種算法，并將MARCH C+擴(kuò)展為字定向的算法，這兩種算法的組合使用提高了測(cè)試的故障覆蓋率；在時(shí)序設(shè)計(jì)上采用了一種并行處理的方式，理論分析表明這種方式在減少測(cè)試時(shí)間方面是有效的，從而實(shí)現(xiàn)了全速設(shè)計(jì)；在電路設(shè)計(jì)上基于Verilog語(yǔ)言實(shí)現(xiàn)了BIST各模塊的RTL設(shè)計(jì)，并在傳統(tǒng)BIST模塊基礎(chǔ)上增加了內(nèi)建自測(cè)試(BISA)模塊，將故障信息以串口形式輸出，有效降低了芯

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