嵌入式SRAM優(yōu)化設(shè)計.pdf_第1頁
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文檔簡介

1、該文設(shè)計了512×8 SRAM(靜態(tài)隨機讀寫存儲器),設(shè)計基于UMC 0.35工藝,地址取數(shù)時間小于6ns.由于所設(shè)計的SRAM作為嵌入式IP模塊應(yīng)用,因此在速度、面積、功耗三者之間反復(fù)權(quán)衡,力求達(dá)到一個最佳值.設(shè)計中采用了諸如存儲陣列分塊技術(shù),地址探測技術(shù),預(yù)充電及平衡技術(shù),分段譯碼技術(shù),分級敏感放大器等一些新技術(shù).電路包括存儲陣列、譯碼電路、敏感放大器、數(shù)據(jù)輸入輸出電路,預(yù)充電電路等部分.著重于介紹如何降低存儲器的功耗和提高存儲器的

2、速度.噪聲容限的優(yōu)化增強了SRAM的抗干擾能力.存儲陣列分塊技術(shù)以及分段譯碼技術(shù)降低了SRAM位線和字線的負(fù)載電容,從而提高了SRAM的速度.地址探測技術(shù)的采用保證SRAM的異步應(yīng)用.兩級敏感放大器的應(yīng)用在確保對位線微小電壓差的放大的條件下,提高了抗干擾能力.設(shè)計用Hspice、Star sim、以及Star simXT進(jìn)行仿真,并對不同仿真條件下的仿真結(jié)果進(jìn)行了描述.針對SRAM作為嵌入式應(yīng)用時測試難的問題,設(shè)計了BIST(內(nèi)建自測試

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