高速低功耗嵌入式SRAM的設(shè)計(jì).pdf

1、SRAM(StaticRandomAccessMemory)是SOC(SystemOnChip)中最為常見的模塊之一,隨著工藝的進(jìn)步,片上SRAM的速度和容量都取得了飛速的發(fā)展。大容量的SRAM勢(shì)必會(huì)帶來更多的功耗開銷,因而高速、大容量、低功耗SRAM的設(shè)計(jì)是當(dāng)今研究的熱點(diǎn)和難點(diǎn)。
　　本文結(jié)合實(shí)際應(yīng)用需求,采用自底向上的層次化方法,設(shè)計(jì)了一個(gè)全定制8K×32b的SRAM。從SRAM最基本的存儲(chǔ)單元開始,依據(jù)當(dāng)前SRAM存儲(chǔ)單元存

2、在的幾種方案,對(duì)比分析選定了適合本課題的6管存儲(chǔ)單元。同時(shí),為了降低功耗,采用字線分割技術(shù)將存儲(chǔ)陣列劃分為4塊。采用了預(yù)譯碼和分塊譯碼技術(shù)設(shè)計(jì)SRAM的譯碼電路可以提高譯碼速度并降低面積開銷;門控時(shí)鐘技術(shù)可以進(jìn)一步降低系統(tǒng)功耗;精心設(shè)計(jì)的預(yù)充電路可以減小預(yù)充電的等待時(shí)間。最后為了精確控制靈敏放大器的開啟時(shí)間,降低工藝和外界因素對(duì)其的影響,避免位線放電過多,本文采用改進(jìn)的replicabitline結(jié)構(gòu)來控制靈敏放大器的使能信號(hào),因而可以

3、較為準(zhǔn)確的控制位線放電,使位線放電到100mV左右的電壓差時(shí)開啟靈敏放大器。
　　本文設(shè)計(jì)的256KbSRAM電路采用SMIC0.18μmCMOS工藝在CadenceVirtuso平臺(tái)下完成全定制設(shè)計(jì),并采用Nanosim對(duì)SRAM整體電路進(jìn)行仿真驗(yàn)證。和MemoryComplier自動(dòng)生成的SRAM相比,在TT工藝角下,本文設(shè)計(jì)的SRAM讀取延時(shí)為2.095ns,比前者快0.5ns左右;平均功耗為10.53mW,約為前者的八分之

4、一。因此本文設(shè)計(jì)的SRAM非常適合應(yīng)用于低功耗、高速SOC中。
　　本文獨(dú)創(chuàng)性的工作包括:采用邏輯努力方法設(shè)計(jì)了一種高速譯碼電路;分析指出傳統(tǒng)replicabitline結(jié)構(gòu)可能存在反饋震蕩的問題,并通過仿真證實(shí)了這些問題的存在;結(jié)合replicabitline結(jié)構(gòu)提出了一種改進(jìn)的replicabitline結(jié)構(gòu)來解決傳統(tǒng)replicabitline結(jié)構(gòu)存在的問題,并仿真驗(yàn)證了改進(jìn)的replicabitline電路;采用字線分割技