March C+算法改進及其在嵌入式SRAM測試中的應(yīng)用.pdf

1、當今片上系統(tǒng)SoC中嵌入存儲器越來越多，所占芯片面積越來越大，存儲器的高集成度特點決定了其出現(xiàn)故障的概率比一般電路要大的多，在SoC中存儲器故障是導(dǎo)致芯片成品率下降的一個主要原因，因此對嵌入式存儲器的測試研究變得越來越重要。
　　存儲器在工藝制造過程中可能出現(xiàn)缺陷，造成存儲數(shù)據(jù)丟失、無法正確存儲等故障，存儲器有固定故障、耦合故障等故障模型。March算法是存儲器測試的常用算法。其中March C+算法應(yīng)用非常廣泛，在此算法基礎(chǔ)上針

2、對其不足之處進行改進，讓相鄰單元和相鄰地址位寫入相反的值，在測試時間不增加的基礎(chǔ)上，提高對故障的測試能力，在本論文中，稱之為March iC+算法。
　　應(yīng)用自頂向下的IC設(shè)計方法以及仿真驗證軟件ModelSim，設(shè)計基于MarchiC+算法的嵌入式存儲器內(nèi)建自測試(BIST)硬件電路結(jié)構(gòu)，詳細分析BIST內(nèi)部各個模塊的功能、工作原理等。并對內(nèi)部各個模塊和整體電路進行仿真驗證，得到仿真結(jié)果。得到正確仿真結(jié)果后再利用FPGA開發(fā)工具

3、QuartusⅡ，經(jīng)過編譯綜合后，得出電路結(jié)構(gòu)使用的邏輯單元為97，并且得到其寄存器級的電路結(jié)構(gòu)圖。
　　當系統(tǒng)內(nèi)部嵌入的存儲器為多個時的情形，若仿照以上單個存儲器BIST的做法，大量的BIST結(jié)構(gòu)勢必耗費芯片的面積。對此，提出嵌入式多存儲器的聯(lián)合測試方案，并以兩個存儲器聯(lián)合測試為例進行詳細的分析設(shè)計。聯(lián)合測試方案使用相同的激勵產(chǎn)生模塊，以達到降低BIST結(jié)構(gòu)占用芯片面積的目的。通過仿真軟件的仿真驗證后得到合理的仿真結(jié)果后，相似的