基于March C-算法的SRAM內(nèi)建自測試電路設(shè)計(jì).pdf

1、隨著集成電路設(shè)計(jì)技術(shù)的進(jìn)步和工藝技術(shù)的發(fā)展，嵌入式存儲(chǔ)器占典型的片上系統(tǒng)(System-on-Chip，SoC)芯片的很大一部分，嵌入式存儲(chǔ)器的任何設(shè)計(jì)或工藝上的進(jìn)步，都會(huì)影響整個(gè)SoC芯片特性(成本、產(chǎn)量、性能和可靠性)。出于這個(gè)原因，存儲(chǔ)器使用最先進(jìn)的工藝技術(shù)，以達(dá)到快速的存取速度和實(shí)現(xiàn)高的集成度。但是，這樣做的后果是，存儲(chǔ)器更容易受到生產(chǎn)工藝和工藝偏差的影響而導(dǎo)致錯(cuò)誤，成為影響SoC芯片成品率的主要因素。
　　現(xiàn)如今，靜態(tài)隨

2、機(jī)存儲(chǔ)器(Static Random Access Memory，SRAM)的測試已經(jīng)成為了一項(xiàng)重要的課題。在現(xiàn)在的主流可測性技術(shù)中，內(nèi)建自測試技術(shù)(Built-inSelf-Test，BIST)是一種節(jié)省時(shí)間、降低成本的方法。通過考慮嵌入式SRAM的故障模型，選擇March C-算法作為嵌入式SRAM的測試算法，并將March C-算法擴(kuò)展為字定向算法。字定向的March C-算法對(duì)SRAM的常見故障有比較高的覆蓋率，并且硬件實(shí)現(xiàn)難度

3、適中。本文重點(diǎn)設(shè)計(jì)基于狀態(tài)機(jī)控制的SRAM內(nèi)建自測試電路。用硬件描述語言Verilog HDL語言，搭建SRAM內(nèi)建自測試電路；用ModelSim完成電路的功能仿真；在FPGA平臺(tái)上完成時(shí)序和功能驗(yàn)證；最后，用DC綜合電路，生成門級(jí)網(wǎng)表，進(jìn)行靜態(tài)時(shí)序分析，自動(dòng)布局布線實(shí)現(xiàn)電路的版圖設(shè)計(jì)。
　　本文給出的基于March C-算法的SRAM內(nèi)建自測試設(shè)計(jì)方案可行的例證，此設(shè)計(jì)能夠覆蓋到嵌入式SRAM的大多常見故障類型，其優(yōu)勢在于測試時(shí)