面向NoC多核并行測(cè)試的數(shù)據(jù)處理技術(shù)研究.pdf

1、伴隨著片上系統(tǒng)由總線架構(gòu)朝著片上網(wǎng)絡(luò)架構(gòu)方向發(fā)展,芯片復(fù)雜度的提高使得測(cè)試訪問(wèn)變得困難,同時(shí)測(cè)試數(shù)據(jù)量及其測(cè)試時(shí)間也在增長(zhǎng),而且傳統(tǒng)的并行測(cè)試要求多個(gè)ATE通道的支持。為此,展開(kāi)復(fù)用片上網(wǎng)絡(luò)架構(gòu)并行測(cè)試的測(cè)試數(shù)據(jù)處理技術(shù)研究,論文主要工作如下:
　　(1)調(diào)研了測(cè)試數(shù)據(jù)壓縮和測(cè)試的國(guó)內(nèi)外研究現(xiàn)狀,闡述了測(cè)試的必要性和測(cè)試過(guò)程,并對(duì)課題涉及到的相關(guān)測(cè)試基礎(chǔ)知識(shí)進(jìn)行了介紹。
　　(2)提出基于多掃描鏈的測(cè)試集合并算法,將測(cè)試向量

2、長(zhǎng)的測(cè)試集作為目標(biāo)測(cè)試集,以掃描切片為對(duì)象進(jìn)行測(cè)試集合并。有效縮減測(cè)試數(shù)據(jù)量達(dá)到42.8％且高于同類方法,減少了測(cè)試時(shí)間,降低了測(cè)試移位功耗,降低了對(duì)ATE通道數(shù)量的需求且只需單個(gè)通道,簡(jiǎn)化了測(cè)試集分離電路的硬件開(kāi)銷。更重要的是該算法結(jié)合了復(fù)用片上網(wǎng)絡(luò)架構(gòu)的思想,提高了測(cè)試訪問(wèn)性。
　　(3)由于測(cè)試集確定位的無(wú)規(guī)律分布,上文測(cè)試集合并算法得到的共享測(cè)試集數(shù)據(jù)量依然對(duì)ATE的工作頻率和通道帶寬提出了嚴(yán)峻的挑戰(zhàn)。對(duì)此,進(jìn)一步提出了基