12位CMOS流水線型A-D轉換器的設計.pdf

1、隨著新一代無線通信技術的廣泛應用，通信系統(tǒng)對模數(shù)（A/D）轉換器的要求越來越高，流水線（Pipelined）A/D轉換器由于能兼顧精度和速度的要求而成為高性能ADC設計實現(xiàn)方案的較好選擇。
　　本論文基于0.13μm CMOS工藝庫，設計了一款電源電壓為1.2 V，采樣速率為200MSPS，分辨率為12位的流水線A/D轉換器。因為高的采樣速率對前端采樣保持（S/H）電路設計實現(xiàn)提出很高的要求，增大了實現(xiàn)難度，所以本設計采用了無前端

2、S/H電路的結構。同時本設計采用低增益運算放大器，并采用16級流水線結合數(shù)字校正技術來補償級間增益從而達到12位的精度。其中前15級流水為1.5位/級結構，最后一級為1位的flash A/D轉換器。本文采用盲均衡算法（BLMS）來實現(xiàn)電容失配、級間增益誤差和運放非線性的數(shù)字校正。
　　本文著重于模擬電路中MDAC的設計。由于本電路無前端S/H電路，所以在第一級流水線中要對MDAC和sub-ADC進行匹配，以便兩者采到同樣的信號值。

3、流水線子級采樣1.5位/級結構，能有效地消除由比較器失調帶來的誤差。在乘法型數(shù)模轉換器（MDAC）的結構選擇方面，考慮到電荷重分配型結構中電容失配對輸入電壓和參考電壓的影響相同，故采用電荷重分配型結構,這樣可以減少LMS狀態(tài)機中的自適應系數(shù)和降低數(shù)字校正電路的復雜度。對于采樣開關，采用了具有高線性度、低導通電阻的柵壓自舉（bootstrap）開關，同時，為了抑制溝道電荷注入和時鐘饋通所帶來的誤差，設計采用了底極板采樣技術。
　　對