基于FPGA的故障模擬器的設(shè)計(jì).pdf

1、目前,人們?cè)陔娐饭收夏M方面的研究主要以軟件實(shí)現(xiàn)為主,在速度上往往受到本質(zhì)是串行計(jì)算的計(jì)算機(jī)的制約,使其在實(shí)時(shí)性要求較高場合的應(yīng)用受到了限制。因此,采用硬件化設(shè)計(jì)具有重要的意義。新一代現(xiàn)場可編程邏輯門陣列(FPGA)的出現(xiàn)以及硬件描述語言(HDL)的使用,使采用硬件實(shí)現(xiàn)故障模擬算法變得可行。
　　 本文闡述了數(shù)字集成電路測試領(lǐng)域相關(guān)知識(shí),介紹了測試生成和故障模擬的基本概念,著重說明故障模擬算法的數(shù)據(jù)流程,設(shè)計(jì)了為測試生成服務(wù)的故

2、障模擬器。
　　 首先,本文對(duì)當(dāng)前主流的故障模擬算法的原理及其運(yùn)行過程進(jìn)行詳細(xì)的研究,并分析了這些算法涉及到的數(shù)據(jù)量與操作復(fù)雜度。依據(jù)FPGA處理數(shù)據(jù)的特點(diǎn),確定了具有規(guī)則數(shù)據(jù)流和固定運(yùn)算次數(shù)的并行故障模擬算法作為本文故障模擬器的基本算法。
　　 其次,本文結(jié)合算法要求以及FPGA的特點(diǎn),對(duì)故障模擬器進(jìn)行了模塊劃分與電路結(jié)構(gòu)設(shè)計(jì),主要模塊有控制模塊、偽隨機(jī)測試向量產(chǎn)生器模塊、故障運(yùn)算機(jī)模塊及結(jié)果處理模塊。并詳細(xì)說明了該系

3、統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)方案。
　　 最后,在詳細(xì)分析了故障模擬器各模塊的功能、端口連接、內(nèi)部結(jié)構(gòu)等的基礎(chǔ)上,利用硬件描述語言編寫源代碼,在Altera公司的QuartusⅡ6.0集成環(huán)境下,利用Altera的cylone系列EP1C6Q240C6芯片實(shí)現(xiàn)了各模塊功能。實(shí)驗(yàn)結(jié)果表明,與軟件實(shí)現(xiàn)相比,本文提出的方法不僅可以實(shí)現(xiàn)電路故障模擬的基本功能,而且硬件資源耗費(fèi)少,同時(shí)其運(yùn)行速度也有了很大的提高,較好地解決了FPGA設(shè)計(jì)中速度與面積