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1、本文提出了一種基于LUT的FPGA的時(shí)序分析方法和后仿真設(shè)計(jì)方案,并予以實(shí)現(xiàn)。在時(shí)序分析階段,從FPGA芯片結(jié)構(gòu)和電路的布線信息中抽象出時(shí)序節(jié)點(diǎn)和時(shí)序邊來(lái)構(gòu)造時(shí)序圖,根據(jù)時(shí)序圖計(jì)算電路可達(dá)節(jié)點(diǎn)間的延時(shí)和關(guān)鍵路徑,配合圖形界面打印出電路各個(gè)輸入輸出之間的延時(shí)信息并高亮顯示其路徑。這樣就解決了布局布線后無(wú)法得到電路的詳細(xì)延時(shí)值的問(wèn)題,為布局布線后的仿真提供了必不可少的時(shí)序信息。在后仿真階段,設(shè)計(jì)了一個(gè)P-Sim后仿真器。P-Sim后仿真器在
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