FPGA版圖自動生成技術(shù)研究.pdf

1、相對于Application-Specified Integrated Circuit(ASIC)，在實現(xiàn)同樣的邏輯功能的情況下Field-Programmable Gate Array(FPGA)需要更大的面積與功耗。這意味著FPGA對版圖的面積利用率有著很高的要求，而人工設(shè)計的版圖相對于CAD軟件自動生成的版圖有著極大的面積優(yōu)勢。因此目前商用 FPGA的版圖設(shè)計大部分都是由人工來完成的，這個過程是非常耗時的。針對主流的基于SRAM查

2、找表的島型FPGA，本文主要研究了其自動版圖生成技術(shù)，主要內(nèi)容如下：
　　針對目前最流行的島型FPGA，分析了典型的邏輯單元和布線資源等的電路結(jié)構(gòu)。這些邏輯塊與可編程開關(guān)電路在 FPGA中的邏輯核心中會反復(fù)出現(xiàn)。為了提高 FPGA的性能減小面積和功耗，需要仔細考慮這些單元電路在實際芯片中的表現(xiàn)。在完成了電路的設(shè)計之后，根據(jù)標準單元的開發(fā)流程設(shè)計了單元的電路版圖。這為后面使用標準的后端工具來進行布局布線以生成FPGA的Tile版圖乃

3、至整個FPGA的版圖提供了基礎(chǔ)。
　　為了適應(yīng)于FPGA自動版圖生成，提出了可構(gòu)成邏輯核心的重復(fù)Tile結(jié)構(gòu)。探索了 Tile單元電路為了能夠方便復(fù)制拼接的一些考慮。在確定電路和邏輯上的一些限制之后，復(fù)制拼接Tile形成整個FPGA的版圖才能夠成為可能。為了簡化版圖自動化生成的工作，謹慎分析并選擇了 FPGA的各項架構(gòu)參數(shù)以提高效率。詳細闡述了采用的邏輯塊結(jié)構(gòu)及環(huán)繞其的可編程布線結(jié)構(gòu)，然后從整體上考慮了FPGA應(yīng)采取的規(guī)模的大小、

4、布線通道的寬度和連接盒的設(shè)計等問題。有了這些信息后提出了“結(jié)構(gòu)化語言描述”的方式完成了對 Tile網(wǎng)表的生成，最后用商業(yè)后端工具完成了Tile版圖的自動生成工作。
　　在生成了核心Tile邏輯后，本文研究了支撐FPGA的外圍電路設(shè)計，包括對于其中最重要的SRAM單元進行配置的編程器電路，因為其是由標準數(shù)字邏輯來構(gòu)成的，使用了Verilog硬件語言描述的方式完成了邏輯實現(xiàn)，并采用半定制的后端設(shè)計流程進行了綜合、布局布線等步驟生成了版