2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)
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1、東南大學(xué)碩士學(xué)位論文GHzPLL倍頻器的設(shè)計(jì)與研究姓名：竇建華申請(qǐng)學(xué)位級(jí)別：碩士專業(yè)：電子科學(xué)與技術(shù)；電路與系統(tǒng)指導(dǎo)教師：馮軍20110307AbstractAbstractInrecentyears，withthegrowingdemandforinformationflowserialcommunicationstechnologySerDeswitllitslargecapacityhighspeed，strongantiinte

2、rferenceabilityandlowcostreplacestheparallelinterfacetechnologyandbecomesthemainstreamofhighspeedint白faeetechnologywidelyusedinwideareanetwork(WAN)，localareanetwork(LAN)andescalatingstorageareanetwork(SAN)SerDesrequiresa

3、clockfrequencymultiplierwhichprovidestheserialclocksignalfortheSERializerSemiratestructurefortheSERializerFrequencymultiplieronlyneedstoprovidealloutputsignalwithfrequencyhalftheworkrateoftheserialsignalAReranalyzingandc

4、ompareseveralkindsoffrequencymultiplierafrequencymultiplierbasedonphaselockedloopisadvancedAndafterintroducingtheprincipleofthebasicphaselockedloopandchargepumpphaselockedloop，usingTSMC018燦CMOStechnologya3125GHzfrequency

5、multiplieriscompletedthatappliedtothe625Gb／sSerDessystemAtthesametime，basedonthe3125GIIzfrequencymultiplierimprovingcircuitsstructurestoimprovespeeda625GHzfrequencymultiplieriscompletedthatappliedtothe125Gb／sSerDessystem

6、Thisfrequencymultiplierincorporatesphasefrequencydetector(PFD)，chargepump(CP)，loopfilterQF)，voltagecontrolledoscillator(vco)anddividerDuringdesignthehigllspeedperformanceofthePFDandCPshouledbepaidattentiontoOnthebasicoft

7、hedeadzonesolvingthePFDusestwoTSPCdynamicDFlipFlopandapseudoNMOSNORgatetomakethefeedbackdelayshorterandtoimprovethedetectingrangeThechargepumpusedthecurrentsteeringslrucRlrewhichappliesapositivefeedbacktoac砒leratetheswit

8、chspeedsotoimprovethespeedofthechargepumpVCOisthekeyofthefrequencymultiplierTheVCOusethedualpathdelaytoimprovethespeedanditappliespositivefeedbacklatchteducetheslewtimeoftheoutputnodes，andtoallowbetteroscillatorphasenois

9、eperformanceInthedividerdesignpart，thehighspeedofthefirststagedividershouldbepaidattentionInthe3125GHzclockfrequencymultiplierthe20dividerisserialledbyahighspeedCMOS5dividerwith20％dutycycleandalowspeed4dividerInthe625GHz

10、clockfrequencymultiplierthe20dividerisserialledbytheSCFLlatchstructureasahighspeed2dividerandtheCMOS10dividerThecircuitdesign，layoutdesignandpostsimulationresultsofthe3125GHzand625GHzfrequencymultiplierarepresentedThepos

11、tsimulationresultsshowthatthemainfunctionsarcprimarilymeettothespecificsofthedesignAtthesametime，testedresultsofthe3125GHzfrequencymultiplierarepresentedAndthetestedresultsshowthatthe3125GHzfrequencymultipliercalllockint

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