6.25ghzpll倍頻器設(shè)計(jì)與6.25gbsserges發(fā)射芯片集成

1、D e s i g n o f 6 ·2 5 G H zP L L F r e q u e n c yM u l t i p l i e r a n d I n t e g r a t i o n o f 6 ·2 5 G b ／sS e r D e s T r a n s m i t t e rA D i s s e r t a t i o nS u b m i t t e d t oS o u t h e a s

2、 t U n i v e r s i t yF o r t h e A c a d e m i c D e g r e eo f M a s t e r o f E n g i n e e r i n gB YM a o J u n w e iS u p e r v i s e db yP r o f e s s o rF e n g J u nS c h o o lo f I n f o r m a t i o n S c i e n

3、 c ea n d E n g i n e e r i n gS o u t h e a s tU n i v e r s i t yM a r c h 2 0 1 2摘要摘要隨著人們對信息量需求的不斷增長，并行接口技術(shù)已經(jīng)不能滿足高速數(shù)據(jù)傳輸?shù)囊?。S e r D e s技術(shù)，一種過去主要用于光纖通信的串行技術(shù)，現(xiàn)在正取代并行傳輸技術(shù)成為高速傳輸技術(shù)的主流。這種技術(shù)具有增加信道利用率、減小信號數(shù)量、降低開關(guān)噪聲、減少布線沖突和降低功耗

4、等優(yōu)點(diǎn)。本論文先介紹了S e r D e s 架構(gòu)和常用的性能指標(biāo)，然后重點(diǎn)介紹了8 B ／1 0 BS e r D e s 的結(jié)構(gòu)和其中各模塊的原理。接下來采用T S M C 0 ．1 8 岬C M O S 工藝，設(shè)計(jì)實(shí)現(xiàn)了1 0 ：1 復(fù)接器模塊和預(yù)加重模塊，并完成了6 ．2 5 G b ／sS e r D e s 發(fā)射芯片的系統(tǒng)集成。論文給出了6 ．2 5 G b ／sS e r D e s 發(fā)射芯片的電路設(shè)計(jì)、版圖設(shè)計(jì)、后仿真結(jié)

5、果和測試結(jié)果，后仿真和測試結(jié)果都顯示，電路邏輯功能正確，達(dá)到設(shè)計(jì)要求。本論文第二部分先分析介紹了鎖相環(huán)和電荷泵鎖相環(huán)的基本原理以及特性指標(biāo)，然后采用T S M C0 。1 8 1 a r nC M O S 工藝，設(shè)計(jì)實(shí)現(xiàn)了應(yīng)用于1 2 ．5 G b ／sS e r D e s 發(fā)射系統(tǒng)的6 ．2 5 G H z P L I ，倍頻器電路。設(shè)計(jì)中的高速五分頻器放在2 0 分頻器的第一級，用于弓l 出1 ．2 5 G H z 占空比1 ：4

6、 的時鐘信號，這個時鐘是S e r D e s 系統(tǒng)中1 0 ：1 復(fù)接器所需要的，這樣就省掉了復(fù)接器中的高速五分頻器，降低了系統(tǒng)的整體功耗。論文給出了6 ．2 5 G H z P L L 倍頻器芯片的電路設(shè)計(jì)、版圖設(shè)計(jì)、后仿真結(jié)果以及測試結(jié)果。測試結(jié)果顯示，鎖定范圍為4 ．7 8 G H z - - 一6 ．6 G H z ，抖動小于0 ．1 U I ，達(dá)到設(shè)計(jì)要求?！娟P(guān)鍵字】S e r D e s ；高速串行傳輸；復(fù)接器；預(yù)加重；電