基于65nmCMOS工藝的互連串?dāng)_及延時(shí)優(yōu)化技術(shù).pdf

1、隨著硅CMOS集成電路工藝開(kāi)始進(jìn)入納米級(jí)階段，集成電路片上互連線的尺寸和距離不斷減小，而片上系統(tǒng)和片上網(wǎng)絡(luò)芯片所需要的時(shí)鐘頻率不斷增加，由相鄰互連線的耦合所引起的串?dāng)_噪聲與互連線本征延時(shí)已成為決定互連電路性能與可靠性的關(guān)鍵因素。建立簡(jiǎn)單而有效地串?dāng)_噪聲與延時(shí)解析模型，不僅能夠?yàn)殡娐吩O(shè)計(jì)者提供參考，避免發(fā)生不必要的時(shí)序與邏輯錯(cuò)誤，而且為高速集成電路自動(dòng)化軟件開(kāi)發(fā)提供參考。本文結(jié)合納米級(jí)工藝下互連線特性，對(duì)互連串?dāng)_噪聲與延時(shí)的相關(guān)問(wèn)題進(jìn)入了

2、深入的研究探討。
　　 本文首先從納米級(jí)VLSI互連的基本參數(shù)及其工作機(jī)理出發(fā)，獲得了納米級(jí)工藝互連電阻、電容和電感的表達(dá)式?？紤]互連參數(shù)的頻率相關(guān)性和銅互連工藝與低K介質(zhì)的引入對(duì)互連模型的影響。對(duì)于互連串?dāng)_耦合噪聲，分析了串?dāng)_耦合機(jī)理，在Devgan串?dāng)_模型與Martin串?dāng)_模型的基礎(chǔ)上，考慮了互連電感，建立了一個(gè)新的分布式RLC串?dāng)_噪聲解析模型，與HSPICE的仿真比較驗(yàn)證模型的精確性。對(duì)于互連延時(shí)，介紹了傳統(tǒng)的Elmore

3、延時(shí)模型、改進(jìn)的Elmore延時(shí)模型與傳輸線模型，針對(duì)插入緩沖器的時(shí)延優(yōu)化技術(shù)的優(yōu)缺點(diǎn)，基于拉格朗日乘數(shù)法，提出在互連延時(shí)滿足目標(biāo)延時(shí)的情況下，合理設(shè)計(jì)插入緩沖器的數(shù)目與尺寸，綜合優(yōu)化互連延時(shí)、功耗與硅片面積等各項(xiàng)參數(shù)的延時(shí)優(yōu)化模型。最后，考慮串?dāng)_效應(yīng)對(duì)互連延時(shí)的影響。對(duì)于容性串?dāng)_耦合，基于開(kāi)關(guān)因子法，根據(jù)互連線間信號(hào)跳變方向的不同，將受擾線與施擾線之間的耦合電容乘以一個(gè)開(kāi)關(guān)因子后做接地處理，通過(guò)開(kāi)關(guān)因子的大小來(lái)體現(xiàn)串?dāng)_對(duì)互連延時(shí)的影響