基于65nmCMOS工藝的互連串擾及延時優(yōu)化技術.pdf

1、隨著硅CMOS集成電路工藝開始進入納米級階段，集成電路片上互連線的尺寸和距離不斷減小，而片上系統(tǒng)和片上網(wǎng)絡芯片所需要的時鐘頻率不斷增加，由相鄰互連線的耦合所引起的串擾噪聲與互連線本征延時已成為決定互連電路性能與可靠性的關鍵因素。建立簡單而有效地串擾噪聲與延時解析模型，不僅能夠為電路設計者提供參考，避免發(fā)生不必要的時序與邏輯錯誤，而且為高速集成電路自動化軟件開發(fā)提供參考。本文結合納米級工藝下互連線特性，對互連串擾噪聲與延時的相關問題進入了

2、深入的研究探討。
　　 本文首先從納米級VLSI互連的基本參數(shù)及其工作機理出發(fā)，獲得了納米級工藝互連電阻、電容和電感的表達式?？紤]互連參數(shù)的頻率相關性和銅互連工藝與低K介質的引入對互連模型的影響。對于互連串擾耦合噪聲，分析了串擾耦合機理，在Devgan串擾模型與Martin串擾模型的基礎上，考慮了互連電感，建立了一個新的分布式RLC串擾噪聲解析模型，與HSPICE的仿真比較驗證模型的精確性。對于互連延時，介紹了傳統(tǒng)的Elmore

3、延時模型、改進的Elmore延時模型與傳輸線模型，針對插入緩沖器的時延優(yōu)化技術的優(yōu)缺點，基于拉格朗日乘數(shù)法，提出在互連延時滿足目標延時的情況下，合理設計插入緩沖器的數(shù)目與尺寸，綜合優(yōu)化互連延時、功耗與硅片面積等各項參數(shù)的延時優(yōu)化模型。最后，考慮串擾效應對互連延時的影響。對于容性串擾耦合，基于開關因子法，根據(jù)互連線間信號跳變方向的不同，將受擾線與施擾線之間的耦合電容乘以一個開關因子后做接地處理，通過開關因子的大小來體現(xiàn)串擾對互連延時的影響