基于SAT的高速互連通路串?dāng)_時(shí)延故障的ATPG算法研究.pdf

1、隨著高速電路中互連線設(shè)計(jì)尺寸和距離的不斷減小，以及芯片的工作速率不斷增加，由相鄰互連線產(chǎn)生的串?dāng)_噪聲和時(shí)延將會(huì)大大影響系統(tǒng)的性能，所以串?dāng)_噪聲和時(shí)延已成為決定互連電路可靠性的關(guān)鍵因素。本文結(jié)合高速電路互連線特性，建立簡(jiǎn)單有效的串?dāng)_時(shí)延故障模型，對(duì)互連串?dāng)_噪聲和時(shí)延相關(guān)問(wèn)題進(jìn)行了深入研究。近年來(lái)，由于布爾可滿足性（Satisfiability， SAT）求解技術(shù)的廣泛發(fā)展和應(yīng)用，將其用于ATPG測(cè)試矢量的求解也應(yīng)運(yùn)而生，同時(shí)高效SAT求解

2、器(SAT-solver)的出現(xiàn)，使得大規(guī)模SAT的求解成為可能。鑒于此，本文提出了一種通過(guò)用Verilog語(yǔ)言進(jìn)行電路描述、解析，構(gòu)造串?dāng)_時(shí)延故障模型，并將抽象門(mén)級(jí)數(shù)字電路轉(zhuǎn)換成合取范式（ Conjunctive NormalForm， CNF）形式，將ATPG問(wèn)題轉(zhuǎn)化為SAT問(wèn)題，并最終輸入到SAT求解器中進(jìn)行求解，并同時(shí)闡述了整個(gè)系統(tǒng)的實(shí)現(xiàn)。
　　在此背景下，本文主要對(duì)以下幾個(gè)方面進(jìn)行了研究。
　?。ㄒ唬┰谛盘?hào)完整性理

3、論的基礎(chǔ)上，深入理解串?dāng)_概念，分析和研究串?dāng)_形成原因、機(jī)制，說(shuō)明串?dāng)_的危害，以及研究串?dāng)_的重要性，并總結(jié)了串?dāng)_的一些抑制方法。
　?。ǘ┭芯苛颂兺窌r(shí)延故障模型，并在此模型的基礎(chǔ)上提出了一種新的故障模型--串?dāng)_通路時(shí)延故障模型。本文對(duì)跳變通路時(shí)延故障模型進(jìn)行了詳細(xì)分析和研究，同時(shí)引入串?dāng)_機(jī)制，形成串?dāng)_時(shí)延故障模型，主要研究通路子路徑上串?dāng)_所產(chǎn)生的時(shí)延故障。
　　（三）在串?dāng)_時(shí)延故障模型下，提出了一種基于布爾可滿足性的測(cè)試