基于32nm CMOS工藝的互連線串擾及延時的分析與優(yōu)化.pdf

1、隨著硅CMOS制造工藝進入到納米級階段,集成電路芯片上的互連線尺寸和間距不斷減小,金屬互連線的層數不斷增加,芯片工作的時鐘頻率也在不斷增加,由相鄰互連線之間的耦合所引起的串擾噪聲與互連線自身的本征延時已超過門延遲成為決定芯片性能與可靠性的最關鍵的因素之一。對于納米級芯片復雜的互連布線網絡,寄生電容和電感效應日益突出,集成電路的工藝參數變化對互連線傳輸電信號的完整性影響也越來越大,建立簡單而有效地串擾噪聲與延時模型,不僅能夠為電路設計相關

2、人員提供參考,避免發(fā)生不必要的時序與邏輯錯誤,還能夠為高速集成電路自動化軟件開發(fā)提供參考。
　　本論文就納米級工藝下互連線的基本特性,首先研究和分析了互連線技術的發(fā)展趨勢,對互連線相關參數的提取、互連線的相關建模以及互連線串擾噪聲和延時的問題進行了分析研究和探討,并對32nm CMOS工藝下不同的互連線尺寸進行了串擾噪聲與延時的分析和優(yōu)化,通過對比不同尺寸的延遲和串擾給出了較優(yōu)的互連線尺寸參數。
　　本論文首先從納米級集成電

3、路互連線的基本參數及其工作機理出發(fā),獲得了納米級工藝互連電阻、電容和電感的表達式。考慮過程銅互連工藝與low-K介質的引入對互連模型的影響以及互連參數的頻率相關性。對于互連串擾耦合噪聲,分析了串擾耦合機理,在Devgan串擾模型與Martin串擾模型的基礎上,考慮互連電感,介紹了分布式RLC串擾噪聲的解析模型,提出了一種新的傳輸線模型并與HSPICE的仿真結果比較驗證模型的精確性。對于互連延時,介紹了傳統(tǒng)的Elmore延時模型、等效El