高速PCB信號(hào)反射及串?dāng)_仿真分析.pdf

1、隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)正向高速化與小型化方向發(fā)展。高速化與小型化使PCB上的互連線和疊層設(shè)計(jì)對(duì)系統(tǒng)的電氣性能影響越來(lái)越突出，信號(hào)上升時(shí)間的加快與電路集成度的不斷提高導(dǎo)致PCB上出現(xiàn)反射、串?dāng)_、軌道塌陷及電磁干擾等信號(hào)完整性問(wèn)題，從而造成信號(hào)失真、時(shí)序混亂、系統(tǒng)誤觸發(fā)及數(shù)據(jù)錯(cuò)誤等嚴(yán)重后果。信號(hào)完整性問(wèn)題已成為高速數(shù)字系統(tǒng)設(shè)計(jì)是否成功的關(guān)鍵問(wèn)題之一。鑒于反射與串?dāng)_是信號(hào)完整性兩大主要因素，本論文研究以雙通道信號(hào)采集系統(tǒng)硬件設(shè)計(jì)為背景，

2、主要工作包括：
　　 1)分析了高速PCB設(shè)計(jì)中信號(hào)的反射與串?dāng)_形成原因、影響反射與串?dāng)_的因素、減小反射過(guò)沖的端接策略、抑制串?dāng)_噪聲的方法及串?dāng)_的矩陣描述等，為雙通道信號(hào)采集系統(tǒng)PCB設(shè)計(jì)提供理論依據(jù)。
　　 2)用建模和仿真的方式對(duì)不同的端接策略進(jìn)行了分析，接收端的過(guò)沖幅值仿真結(jié)果分別如下：4.52V(無(wú)端接)、3.46V(源端串聯(lián)端接)、3.66V(終端上拉電阻端接)、3.37V(終端下拉電阻端接)、3.59V(終端

3、戴維寧端接)、3.51V(終端RC端接)。由仿真結(jié)果可以看到不同的端接策略對(duì)反射過(guò)沖有不同程度的抑制。
　　 3)在雙通道信號(hào)采集系統(tǒng)設(shè)計(jì)中，通過(guò)對(duì)數(shù)據(jù)線網(wǎng)絡(luò)D2進(jìn)行串?dāng)_仿真分析，可以看出減小耦合長(zhǎng)度、增大線間距、減小走線到平面層的距離和凈化攻擊網(wǎng)絡(luò)都可以對(duì)串?dāng)_噪聲進(jìn)行有效抑制。經(jīng)過(guò)分析，設(shè)計(jì)中采用增大線間距的方法來(lái)抑制受害網(wǎng)絡(luò)對(duì)其產(chǎn)生的串?dāng)_噪聲。
　　 4)基于高速電路設(shè)計(jì)流程對(duì)雙通道信號(hào)采集系統(tǒng)PCB進(jìn)行設(shè)計(jì)。通過(guò)對(duì)