基于信號完整性分析的高速PCB仿真與設(shè)計.pdf

1、隨著信號邊沿速率和系統(tǒng)工作頻率不斷提高，PCB的走線和疊層特性對系統(tǒng)電氣性能的影響越來越顯著。因此，給高速PCB設(shè)計帶來了新的挑戰(zhàn)——信號完整性問題，主要包括反射和串?dāng)_等信號噪聲問題、總線時序問題和電源分配系統(tǒng)噪聲問題等，這些問題都可能造成電子系統(tǒng)工作不穩(wěn)定甚至無法正常工作。
　　本文針對以上問題對本人設(shè)計的主板PCB的高速信號基本噪聲、高速內(nèi)存時序和電源分配系統(tǒng)噪聲進行分析和設(shè)計；采用軟件仿真的方法對問題進行分析，得出設(shè)計解決方

2、案，并將仿真結(jié)果轉(zhuǎn)化為設(shè)計約束規(guī)則指導(dǎo)PCB布局布線設(shè)計，最后通過物理測試對設(shè)計進行了驗證。本文主要工作概括如下：
　?。?）對高速信號基本噪聲問題進行仿真并對PCB進行抑制噪聲的布線設(shè)計。對于反射問題，對MENLOW主板的高速信號進行了反射仿真分析，得出這些信號線的阻抗匹配策略；對于串?dāng)_問題，通過軟件仿真的方法，分析了各個因素對串?dāng)_的影響；最后對MENLOW PCB進行了抑制反射和串?dāng)_噪聲的布線設(shè)計。
　?。?）對S5PC

3、100主板內(nèi)存模塊（板載DDR2芯片形式）和MENLOW主板內(nèi)存模塊（DDR2 SODIMM連接器形式）進行時序仿真和計算，得出保證時序完整的走線約束關(guān)系，定義約束規(guī)則指導(dǎo)PCB內(nèi)存總線布線設(shè)計，并對布線后的時序進行了仿真驗證。
　　（3）分析電源分配系統(tǒng)的設(shè)計目標(biāo)及其設(shè)計方法，然后對S5PC100主板PCB的電源分配系統(tǒng)進行詳細(xì)設(shè)計，并采用Power Integrity軟件進行了仿真驗證。
　?。?）以VX800主板的PC