基于信號完整性分析的高速數(shù)字PCB設(shè)計方法.pdf

1、在該文中將要提出一種全新的基于信號完整性分析的高速數(shù)字PCB的設(shè)計方法:在電子產(chǎn)品的電路及PCB版圖設(shè)計進行之前,先對系統(tǒng)中那些對于信號完整性問題比較敏感的一些高速數(shù)字信號建立電路及信號分析模型,并找出所有能夠影響信號完整性問題的因素,在計算機中進行一系列的仿真計算分析,搜尋PCB設(shè)計的解空間,并以此作為PCB電路設(shè)計、版圖設(shè)計以及PCB加工制造的依據(jù).在整個設(shè)計過程中,信號完整性仿真分析與其它各研制開發(fā)環(huán)節(jié)交互進行,通過不斷修正和優(yōu)化

2、設(shè)計,在最短的時間內(nèi)以最小的投入實現(xiàn)產(chǎn)品的開發(fā).在我們對信號完整性問題的分析過程中,建立電路及信號的分析模型是其中最為重要,同時也是最為困難的一個環(huán)節(jié).目前在半導(dǎo)體和電子設(shè)計業(yè)界已經(jīng)開發(fā)出了許多種通用的模型來模擬和分析信號完整性問題的起因和對策.其中最為常用的3種分析模型分別是:SPICE模型、IBIS惶型和Verilog-A模型.我們通過計算機仿真來對設(shè)計解空間進行分析和獲取,而目的就是要在解空間的范圍內(nèi)完成PCB的全部設(shè)計和制造工作