如何控制高速電路pcb設計中的串擾問題

1、<p>　　如何控制高速電路PCB設計中的串擾問題</p><p>　　[摘 要]在高速電路PCB設計中，信號完整性問題已成為每一位設計者必須重視和考慮的問題。而串擾作為信號完整性問題中的重要內(nèi)容，更加不可忽視。文章分析了串擾產(chǎn)生的機理，討論了各種影響串擾的因素，結合多年的工作實踐經(jīng)驗，對如何控制串擾問題做了深入的研究。為高速電路PCB設計者提供一些參考。 </p><p>　　

2、[關鍵詞]高速；PCB；串擾；影響因素；控制 </p><p>　　中圖分類號：TP854.4 文獻標識碼：A 文章編號：1009-914X（2015）14-0364-01 </p><p>　　1 串擾問題產(chǎn)生的機理 </p><p>　　在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。由于產(chǎn)生的原因不同將串擾可分為

3、容性耦合串擾和感性耦合串擾兩類。 </p><p>　　容性耦合串擾，是當干擾線上有信號傳輸時，由于信號邊沿電壓的變化，在信號邊沿附近的區(qū)域，干擾線上的分布電容會感應出時變的電場[1]，而受害線處于這個電場里面，所以變化的電場會在受害線上產(chǎn)生感應電流。由此產(chǎn)生容性耦合串擾。如圖1所示。 </p><p>　　感性耦合串擾，是當信號在干擾線上傳播時，由于信號電流的變化，在信號躍變的附近區(qū)域，

4、通過分布電感的作用將產(chǎn)生時變的磁場，變化的磁場在受害線上將感應出噪聲電壓，進而形成感性的耦合電流，由此產(chǎn)生的串擾為感性耦合串擾。如圖2所示。 </p><p>　　2 影響串擾的因素 </p><p>　　2.1 耦合長度對串擾的影響 </p><p>　　對于遠端串擾峰值與耦合長度成正比，耦合長度越長，串擾越大；而對于近端串擾，當耦合長度小于飽和長度時，串擾將隨著

5、耦合長度的增加而增加[2]，但是當耦合長度大于飽和長度時，近端串擾值將為一個穩(wěn)定值。 </p><p>　　2.2 線間距對串擾的影響 </p><p>　　無論是近端還是遠端串擾，都會隨著線間距的增大而減小。而當線間距大于等于線寬的3倍時，串擾就會很小。 </p><p>　　2.3 信號上升時間對串擾的影響 </p><p>　　信號上升

6、時間的快慢，對信號串擾的影響很大。當上升時間縮短時，遠端串擾噪聲越來越大。對于近端串擾來說，如果與傳輸線的時延相比，上升時間較短，則近端串擾與上升時間無關；而如果與傳輸線時延相比，上升時間較長，則近端串擾噪聲與上升時間有關（隨著上升時間的減小，近端串擾變大）。 </p><p>　　2.4 介質層厚度對串擾的影響 </p><p>　　串擾與介質層的厚度成正比列關系。介質層厚度越薄，引起的

7、串擾就越小。 </p><p>　　3 串擾對高速PCB電路的影響 </p><p>　　在模擬系統(tǒng)中，大功率信號穿過低電平輸入信號或當信號電壓較高的元件（如TTL）與信號電壓較低的元件（如ECL）接近時，都需要非常高的抗串擾能力。在PCB設計中，串擾對高速PCB的信號完整性主要有以下兩種典型的影響。 </p><p>　　3.1 串擾引起的誤觸發(fā) </p&g

8、t;<p>　　信號串擾是高速設計所面臨的信號完整性問題中一個重要內(nèi)容，由串擾引起的數(shù)字電路功能錯誤是最常見的一種。 </p><p>　　3.2 串擾引起的觸發(fā)延時 </p><p>　　在數(shù)字電路設計中，時序是重點考慮的問題。由于串擾的存在，而導致時序的延時。 </p><p>　　4 串擾問題的控制 </p><p>　　

9、在高速PCB設計中，串擾問題要重點關注，要消除串擾是不可能的，但可以在技術上將其抑制在可以接受的范圍內(nèi)。高速PCB設計的整個過程包括電路設計、芯片選擇、原理圖設計、PCB布局布線等步驟，設計時需要在不同的步驟里發(fā)現(xiàn)串擾并采取辦法來抑制它，從而達到減小干擾的目的。 </p><p>　　控制串擾問題可以從以下幾個方面考慮： </p><p>　　4.1 通過控制信號來抑制串擾 </p&

10、gt;<p>　　傳輸信號沿的變換速率對抑制串擾也有影響。其變換速率越快，對串擾的影響就越大。因此在器件選型的時候，在滿足設計規(guī)范的同時盡量選擇慢速的器件，并且避免不同種類的信號混合使用，因為快速變換的信號對慢變換的信號有潛在的串擾危險。 </p><p>　　通過PCB電路設計，使得信號傳輸線的阻抗相匹配。要盡量使傳輸線近端或遠端的終端阻抗與傳輸線阻抗相匹配，這樣可以對串擾的幅度進行抑制，進而達到

11、抑制串擾的目的[3]。 </p><p>　　4.2 采用屏蔽措施 </p><p>　　為高速信號提供包地是解決串擾問題的一個有效途徑。但是，包地又增加了布線量，從而導致有限的布線區(qū)域更加擁擠。 </p><p>　　地線屏蔽要求接地點間距要滿足一定的要求，一般小于信號變化沿長度的2倍。同時地線也會增大信號的分布電容，使傳輸線阻抗增大，信號沿變緩。 </p&

12、gt;<p>　　4.3 從產(chǎn)品設計上抑制串擾 </p><p>　　對于敏感的內(nèi)部電路要防止外界干擾信號的注入，同時也要防止內(nèi)部的噪聲電路與其他信號線之間的串擾，特別是對I/O信號線之間的串擾。 </p><p>　　4.4 通過PCB布線層和布線間距抑制串擾 </p><p>　　通過對布線層和布線間距的合理設置，有效的縮短并行信號線的長度，增大信

13、號傳輸線的間距，都可以有效的抑制串擾。 </p><p>　　增大印制線之間的距離可以減小容性耦合，而在印制線之間插入一根地線，對減小容性串擾更有效。抑制感性耦合相對比較難，要盡量降低回路數(shù)量，禁止信號回路共用同一段導線。同時由于容性耦合和感性耦合產(chǎn)生的串擾隨受干擾線路負載阻抗的增大而增大，所以減小負載以達到減小耦合干擾的影響[4]。 </p><p>　　在條件允許的情況下，盡量增大走線

14、間的距離，減小平行走線的長度，必要時可以采用固定最大平行長度推擠的布線方式，即jog走線。這種布線方式可以有效抑制串擾。如圖3所示。 </p><p>　　與地線相鄰的信號層應布低電平模擬信號線和高速數(shù)字信號線，而與地線較遠的信號層應布低速信號線和高電平模擬信號線。 </p><p>　　減少平行布線，特別是輸人端與輸出端的布線，要嚴格禁止平行。這樣就可以避免反饋耦合，從而有效抑制了串擾的

15、發(fā)生。 </p><p>　　在PCB設計中，印制導線拐彎處一般取135度鈍角。 </p><p>　　時鐘線要與地線層相鄰，線寬盡量加大，每根時鐘線的線寬應一致。 </p><p>　　如果兩個信號層是鄰近的，布線時按正交方向進行布線，以減少層與層之間的耦合，通過端接，使傳輸線的遠端和近端阻抗與傳輸線匹配，進而減小串擾。 </p><p>

16、　　在PCB設計中，一般采用統(tǒng)一的地，通過數(shù)字電路和模擬電路分區(qū)布局布線。數(shù)字地與模擬地要分開，布線不能跨越分區(qū)間隙，否則串擾將會急劇增強。 </p><p><b>　　5 結語 </b></p><p>　　串擾是信號完整性中的重要內(nèi)容，影響系統(tǒng)的時序、降低噪聲容限，導致系統(tǒng)無法正常的工作。耦合長度、線距、信號的上升時間以及介質層對兩線之間的串擾都有直接影響， 減

17、少串擾最有效的方法就是減少不良的信號耦合，在PCB設計中，要盡量減少串擾的發(fā)生，從而使串擾影響達到最小程度。本文提出了一些減小串擾的方法，對于在高速高密度的電路設計中解決串擾問題有一定的指導意義。 </p><p><b>　　參考文獻 </b></p><p>　　[1]周景潤.Cadence PCB 設計與制版[M].北京：電子工業(yè)出版社，2005. </p