畢業(yè)論文--集成電路串?dāng)_問(wèn)題的仿真分析

1、<p>　　編號(hào) </p><p><b>　　畢業(yè)設(shè)計(jì)</b></p><p><b>　　二〇一二年六月</b></p><p>　　集成電路串?dāng)_問(wèn)題的仿真分析</p><p><b>　　摘 要</b></p>

2、;<p>　　本文研究了集成電路設(shè)計(jì)理論與計(jì)算電磁學(xué)中的相關(guān)知識(shí)，其主要目的是研究如何解決串?dāng)_對(duì)電路的危害。論文以HFSS仿真實(shí)驗(yàn)為基礎(chǔ)，對(duì)串?dāng)_問(wèn)題的主要參數(shù)進(jìn)行了詳細(xì)的分析，并且通過(guò)總結(jié)對(duì)各個(gè)參數(shù)進(jìn)行優(yōu)化，對(duì)于實(shí)際設(shè)計(jì)具有一定的理論指導(dǎo)意義和應(yīng)用參考價(jià)值。通過(guò)HFSS等仿真軟件對(duì)集成電路進(jìn)行電磁場(chǎng)的仿真分析；分析具體的集成電路串?dāng)_問(wèn)題。論文首先簡(jiǎn)單介紹集成電路串?dāng)_問(wèn)題的來(lái)源及國(guó)內(nèi)外進(jìn)展，然后詳細(xì)介紹了集成電路串?dāng)_問(wèn)題的原

3、理，包括串?dāng)_的基本概念和表現(xiàn)方式。并且重點(diǎn)運(yùn)用HFSS的仿真方法，實(shí)現(xiàn)了集成電路串?dāng)_問(wèn)題的仿真。給出了串?dāng)_問(wèn)題表現(xiàn)形式，并描述了集成電路串?dāng)_問(wèn)題綜合布線(xiàn)的危害。通過(guò)實(shí)驗(yàn)仿真得出不論是耦合長(zhǎng)度、線(xiàn)間距還是介質(zhì)層厚度各個(gè)參數(shù)都對(duì)集成電路的串?dāng)_問(wèn)題產(chǎn)生影響，并且可以通過(guò)改變各參數(shù)來(lái)減小串?dāng)_問(wèn)題。 </p><p>　　關(guān)鍵詞：集成電路，串?dāng)_問(wèn)題，HFSS仿真</p><p>　　Modeling

4、 and simulation of crosstalks in integrated circuits</p><p><b>　　Abstract</b></p><p>　　In this paper, the knowledge of the integrated circuit design theory and computational electrom

5、agnetics are studied. The main purpose is to study how to solve the interference to circuit hazards. It is based on the HFSS simulation experiments, carried out a detailed analysis of the main parameters of the crosstalk

6、, and by summing up the various parameters to optimize the theoretical significance and application of reference value for the actual design. Analysis of specific IC crosstalk problems </p><p>　　Key Words：in

7、tegrated circuit；Crosstalk；HFSS simulation</p><p><b>　　目 錄</b></p><p><b>　　摘 要i</b></p><p>　　Abstractii</p><p>　　第一章 引 言- 1 -</p>

8、<p>　　1.1目前集成電路行業(yè)的發(fā)展?fàn)顩r- 1 -</p><p>　　1.1.1世界集成電路產(chǎn)業(yè)發(fā)展現(xiàn)狀- 1 -</p><p>　　1.1.2集成電路技術(shù)發(fā)展趨勢(shì)- 4 -</p><p>　　1.1.3我國(guó)集成電路產(chǎn)業(yè)現(xiàn)狀- 4 -</p><p>　　1.1.4目前此領(lǐng)域的研究背景- 6 -</p>

9、;<p>　　1.2信號(hào)完整性- 8 -</p><p>　　1.3 串?dāng)_理論分析- 9 -</p><p>　　1.3.1互感- 10 -</p><p>　　1.3.2互容- 11 -</p><p>　　1.3.3近端串?dāng)_- 12 -</p><p>　　1.3.4遠(yuǎn)端串?dāng)_- 12 -&

10、lt;/p><p>　　1.4本論文研究的問(wèn)題和意義- 13 -</p><p>　　第二章 串?dāng)_導(dǎo)致的幾種影響- 14 -</p><p>　　2.1串?dāng)_引起的誤觸發(fā)- 14 -</p><p>　　2.2串?dāng)_引起的時(shí)序障礙- 15 -</p><p>　　2.2.1串?dāng)_引起的時(shí)延改變- 15 -</p&

11、gt;<p>　　2.2.2時(shí)延故障模型- 17 -</p><p>　　2.2.3精確串?dāng)_通路時(shí)延故障- 19 -</p><p>　　2.2.4 串?dāng)_引起躍遷時(shí)間的變化- 20 -</p><p>　　第三章 串?dāng)_問(wèn)題的仿真及分析- 21 -</p><p>　　3．1微帶線(xiàn)間串?dāng)_的仿真模型建立- 21 -<

12、/p><p>　　3．2各參數(shù)對(duì)串?dāng)_的影響及仿真- 23 -</p><p>　　3.2.1信號(hào)頻率對(duì)串?dāng)_強(qiáng)度的影響- 23 -</p><p>　　3.2.2介質(zhì)板厚度對(duì)串?dāng)_的影響- 24 -</p><p>　　3.2.3微帶線(xiàn)長(zhǎng)度對(duì)串?dāng)_的影響- 27 -</p><p>　　3.2.4微帶線(xiàn)間距對(duì)串?dāng)_的影響

13、- 29 -</p><p>　　3.2.5隔離帶法抑制串?dāng)_- 30 -</p><p>　　3.3對(duì)仿真結(jié)果進(jìn)行分析總結(jié)- 34 -</p><p>　　第四章 總結(jié)與展望- 36 -</p><p>　　參考文獻(xiàn)- 37 -</p><p><b>　　致謝- 38 -</b><

14、;/p><p><b>　　引 言</b></p><p>　　隨著電子產(chǎn)品功能的日益復(fù)雜和性能的提高，印刷電路板的密度和其相關(guān)器件的頻率都不斷攀升，保持并提高系統(tǒng)的速度與性能成為設(shè)計(jì)者面前的一個(gè)重要課題。信號(hào)頻率變高，邊沿變陡，印刷電路板的尺寸變小，布線(xiàn)密度加大等都使得串?dāng)_在高速PCB設(shè)計(jì)中的影響顯著增加。串?dāng)_問(wèn)題是客觀存在，但超過(guò)一定的界限可能引起電路的誤觸發(fā)，導(dǎo)致

15、系統(tǒng)無(wú)法正常工作。設(shè)計(jì)者必須了解串?dāng)_產(chǎn)生的機(jī)理，并且在設(shè)計(jì)中應(yīng)用恰當(dāng)?shù)姆椒?，使串?dāng)_產(chǎn)生的負(fù)面影響最小化。</p><p>　　1.1 目前集成電路行業(yè)的發(fā)展?fàn)顩r</p><p>　　1.1.1 世界集成電路產(chǎn)業(yè)發(fā)展現(xiàn)狀</p><p>　　集成電路產(chǎn)業(yè)是知識(shí)密集、技術(shù)密集和資金密集型產(chǎn)業(yè)，世界集成電路產(chǎn)業(yè)發(fā) 展迅速，技術(shù)日新月異。目前,以集成電路為核心的電子信息產(chǎn)業(yè)

16、超過(guò)了以汽車(chē)、石油、鋼鐵為代表的傳統(tǒng)工業(yè)成為第一大產(chǎn)業(yè),成為改造和拉動(dòng)傳統(tǒng)產(chǎn)業(yè)邁向數(shù)字時(shí)代的強(qiáng)大引擎和雄厚基石。1999年全球集成電路的銷(xiāo)售額為1250億美元,而以集成電路為核心的電子信息產(chǎn)業(yè)的世界貿(mào)易總額約占世界GNP的3%,現(xiàn)代經(jīng)濟(jì)發(fā)展的數(shù)據(jù)表明,每l~2元的集成電路產(chǎn)值,帶動(dòng)了10元左右電子工業(yè)產(chǎn)值的形成,進(jìn)而帶動(dòng)了100元GDP的增長(zhǎng)。目前,發(fā)達(dá)國(guó)家國(guó)民經(jīng)濟(jì)總產(chǎn)值增長(zhǎng)部分的65%與集成電路相關(guān)；美國(guó)國(guó)防預(yù)算中的電子含量已占據(jù)了半

17、壁江山(2001年為43.6%)。預(yù)計(jì)未來(lái)10年內(nèi),世界集成電路銷(xiāo)售額將以年平均15%的速度增長(zhǎng),2010年將達(dá)到6000~8000億美元。作為當(dāng)今世界經(jīng)濟(jì)競(jìng)爭(zhēng)的焦點(diǎn),擁有自主版權(quán)的集成電路已日益成為經(jīng)濟(jì)發(fā)展的命脈、社會(huì)進(jìn)步的基礎(chǔ)、國(guó)際競(jìng)爭(zhēng)的籌碼和國(guó)家安全的保障。美國(guó)、日本、韓國(guó)和臺(tái)灣地區(qū)是當(dāng)今世界集成電路產(chǎn)業(yè)的佼佼者，尤其美、日和歐洲等國(guó)家占據(jù)產(chǎn)業(yè)鏈的上游，掌握著設(shè)計(jì)、生產(chǎn)、裝備等核心技術(shù)。隨著信息產(chǎn)品市場(chǎng)需求的增長(zhǎng)，尤其通過(guò)<

18、/p><p>　　面對(duì)集成電路產(chǎn)業(yè)如此迅猛的發(fā)展勢(shì)頭和誘人前景，發(fā)達(dá)國(guó)家以及許多發(fā)展中國(guó)家和地區(qū)紛紛制定21 世紀(jì)集成電路中長(zhǎng)期發(fā)展規(guī)劃，搶占制高點(diǎn)，以掌握未來(lái)信息技術(shù)核心的主動(dòng)權(quán)。美國(guó)半導(dǎo)體技術(shù)協(xié)會(huì)成立了微電子學(xué)高級(jí)研究公司，重點(diǎn)研究8-10 年后微電子領(lǐng)域可能出現(xiàn)的技術(shù)。日本實(shí)施超尖端電子技術(shù)開(kāi)發(fā)計(jì)劃，主要開(kāi)發(fā)2005-2010 年半導(dǎo)體技術(shù)，并成立超大型硅(硅為制造集成電路的主要材料)研究所，開(kāi)發(fā)18 英寸硅片

19、關(guān)鍵技術(shù)。集成電路最重要的生產(chǎn)過(guò)程包括:開(kāi)發(fā)EAD(電子設(shè)計(jì)自動(dòng)化)工具，利用EAD 進(jìn)行集成電路設(shè)計(jì)，根據(jù)設(shè)計(jì)結(jié)果在硅圓片上加工芯片(主要流程為薄膜制造、曝光和刻蝕)，對(duì)加工完畢的芯片進(jìn)行測(cè)試，為芯片進(jìn)行封裝，最后經(jīng)應(yīng)用開(kāi)發(fā)將其裝備到整機(jī)系統(tǒng)上與最終消費(fèi)者見(jiàn)面。</p><p>　　20 世紀(jì)80 年代中期我國(guó)集成電路的加工水平為5 微米，其后，經(jīng)歷了3、1、0.8、0.5、0.35 微米的發(fā)展，目前達(dá)到了0.

20、18 微米的水平，而當(dāng)前國(guó)際水平為0.09 微米(90 納米)，我國(guó)與之相差約為2-3 代。</p><p>　　(1) 設(shè)計(jì)工具與設(shè)計(jì)方法。隨著集成電路復(fù)雜程度的不斷提高，單個(gè)芯片容納器件的數(shù)量急劇增加，其設(shè)計(jì)工具也由最初的手工繪制轉(zhuǎn)為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)，相應(yīng)的設(shè)計(jì)工具根據(jù)市場(chǎng)需求迅速發(fā)展，出現(xiàn)了專(zhuān)門(mén)的EAD 工具供應(yīng)商。目前，EAD 主要市場(chǎng)份額為美國(guó)的Cadence、Synopsys 和Mentor

21、等少數(shù)企業(yè)所壟斷。中國(guó)華大集成電路設(shè)計(jì)中心是國(guó)內(nèi)唯一一家EDA 開(kāi)發(fā)和產(chǎn)品供應(yīng)商。</p><p>　　由于整機(jī)系統(tǒng)不斷向輕、薄、小的方向發(fā)展，集成電路結(jié)構(gòu)也由簡(jiǎn)單功能轉(zhuǎn)向具備更多和更為復(fù)雜的功能，如彩電由5 片機(jī)到3 片機(jī)直到現(xiàn)在的單片機(jī)，手機(jī)用集成電路也經(jīng)歷了由多片到單片的變化。目前，SOC 作為系統(tǒng)級(jí)集成電路，能在單一硅芯片上實(shí)現(xiàn)信號(hào)采集、轉(zhuǎn)換、存儲(chǔ)處理和I/O 等功能，將數(shù)字電路、存儲(chǔ)器、MUP、MCU、

22、DSP 等集成在一塊芯片上實(shí)現(xiàn)一個(gè)完整系統(tǒng)的功能。它的制造主要涉及深亞微米技術(shù)，特殊電路的工藝兼容技術(shù)，設(shè)計(jì)方法的研究，嵌入式IP 核設(shè)計(jì)技術(shù)，測(cè)試策略和可測(cè)性技術(shù)，軟硬件協(xié)同設(shè)計(jì)技術(shù)和安全保密技術(shù)。SOC 以IP 復(fù)用為基礎(chǔ)，把已有優(yōu)化的子系統(tǒng)甚至系統(tǒng)級(jí)模塊納入到新的系統(tǒng)設(shè)計(jì)之中，實(shí)現(xiàn)了集成電路設(shè)計(jì)能力的第4 次飛躍。</p><p>　　(2) 制造工藝與相關(guān)設(shè)備。集成電路加工制造是一項(xiàng)與專(zhuān)用設(shè)備密切相關(guān)的技

23、術(shù)，俗稱(chēng)“一代設(shè)備，一代工藝，一代產(chǎn)品”。在集成電路制造技術(shù)中，最關(guān)鍵的是薄膜生成技術(shù)和光刻技術(shù)。光刻技術(shù)的主要設(shè)備是曝光機(jī)和刻蝕機(jī)，目前在130nm 的節(jié)點(diǎn)是193nmDUV(Deep Ultraviolet Lithography)或是以光學(xué)延展的248nmDUV 為主要技術(shù)，而在100nm 的節(jié)點(diǎn)上則有多種選擇:157nmDUV、光學(xué)延展的193nmDLV 和NGL。在70nm 的節(jié)點(diǎn)則使用光學(xué)延展的157nmDUV 技術(shù)或者選擇

24、NGL 技術(shù)。到了35nm 的節(jié)點(diǎn)范圍以下，將是NGL 所主宰的時(shí)代，需要在EUV 和EPL 之間做出選擇。此外，作為新一代的光刻技術(shù)，X 射線(xiàn)和離子投影光刻技術(shù)也在研究之中。</p><p>　　(3) 測(cè)試。由于系統(tǒng)芯片(SOC)的測(cè)試成本幾乎占芯片成本的一半，因此未來(lái)集成電路測(cè)試面臨的最大挑戰(zhàn)是如何降低測(cè)試成本。結(jié)構(gòu)測(cè)試和內(nèi)置自測(cè)試可大大縮短測(cè)試開(kāi)發(fā)時(shí)間和降低測(cè)試費(fèi)用。另一種降低測(cè)試成本的測(cè)試方式是采用基于

25、故障的測(cè)試。在廣泛采用將不同的IP 核集成在一起的情況下，還需解決時(shí)鐘異步測(cè)試問(wèn)題。另一個(gè)要解決的問(wèn)題是提高模擬電路的測(cè)試速度。</p><p>　　(4) 封裝。電子產(chǎn)品向便攜式/小型化、網(wǎng)絡(luò)化和多媒體化方向發(fā)展的市場(chǎng)需求對(duì)電路組裝技術(shù)提出了苛刻需求，集成電路封裝技術(shù)正在朝以下方向發(fā)展:</p><p>　　① 裸芯片技術(shù)。主要有COB(Chip Oil Board)技術(shù)和FlipChi

26、p(倒裝片)技術(shù)兩種形式。</p><p>　　② 微組裝技術(shù)。是在高密度多層互連基板上，采用微焊接和封裝工藝組裝各種微型化片式元器件和半導(dǎo)體集成電路芯片，形成高密度、高速度、高可靠的三維立體機(jī)構(gòu)的高級(jí)微電子組件的技術(shù)，其代表產(chǎn)品為多芯片組件(MCM)。</p><p>　　③ 圓片級(jí)封裝。其主要特征是:器件的外引出端和包封體是在已經(jīng)過(guò)前工序的硅圓片上完成，然后將這類(lèi)圓片直接切割分離成單個(gè)

27、獨(dú)立器件。</p><p>　　④ 無(wú)焊內(nèi)建層(Bumpless Build-Up Layer，BBUL)技術(shù)。該技術(shù)能使CPU 內(nèi)集成的晶體管數(shù)量達(dá)到10 億個(gè)，并且在高達(dá)20GHz 的主頻下運(yùn)行，從而使CPU 達(dá)到每秒1 億次的運(yùn)算速度。此外，BBUL 封裝技術(shù)還能在同一封裝中支持多個(gè)處理器，因此服務(wù)器的處理器可以在一個(gè)封裝中有2 個(gè)內(nèi)核，從而比獨(dú)立封裝的雙處理器獲得更高的運(yùn)算速度。此外，BBUL封裝技術(shù)還能

28、降低CPIJ 的電源消耗，進(jìn)而可減少高頻產(chǎn)生的熱量。</p><p>　　(5) 材料。集成電路的最初材料是鍺，而后為硅，一些特種集成電路(如光電器件)也采用三五族(如砷化嫁)或二六族元素(如硫化福、磷化錮)構(gòu)成的化合物半導(dǎo)體。由于硅在電學(xué)、物理和經(jīng)濟(jì)方面具有不可替代的優(yōu)越性，故目前硅仍占據(jù)集成電路材料的主流地位。鑒于在同樣芯片面積的情況下，硅圓片直徑越大，其經(jīng)濟(jì)性能就越優(yōu)越，因此硅單晶材料的直徑經(jīng)歷了1、2、3

29、、5、6、8 英寸的歷史進(jìn)程，目前，國(guó)內(nèi)外加工廠(chǎng)多采用8 英寸和12 英寸硅片生產(chǎn)，16 和18 英寸(450mm)的硅單晶及其設(shè)備正在開(kāi)發(fā)之中，預(yù)計(jì)2016 年左右18 英寸硅片將投入生產(chǎn)。此外，為了適應(yīng)高頻、高速、高帶寬的微波集成電路的需求，SOI(Silicon-on-Insulator)材料，化合物半導(dǎo)體材料和鍺硅等材料的研發(fā)也有不同程度的進(jìn)展。</p><p>　　(6) 應(yīng)用。應(yīng)用是集成電路產(chǎn)業(yè)鏈中不

30、可或缺的重要環(huán)節(jié)，是集成電路最終進(jìn)入消費(fèi)者手中的必經(jīng)之途。除眾所周知的計(jì)算機(jī)、通信、網(wǎng)絡(luò)、消費(fèi)類(lèi)產(chǎn)品的應(yīng)用外，集成電路正在不斷開(kāi)拓新的應(yīng)用領(lǐng)域，諸如微機(jī)電系統(tǒng)，微光機(jī)電系統(tǒng)，生物芯片(如DNA 芯片)，超導(dǎo)等,這些創(chuàng)新的應(yīng)用領(lǐng)域正在形成新的產(chǎn)業(yè)增長(zhǎng)點(diǎn)。</p><p>　　(7) 基礎(chǔ)研究?；A(chǔ)研究的主要內(nèi)容是開(kāi)發(fā)新原理器件，包括：共振隧穿器件(RTD)、單電子晶體管(SET)、量子電子器件、分子電子器件、自旋電

31、子器件等。技術(shù)的發(fā)展使微電子在21 世紀(jì)進(jìn)入了納米領(lǐng)域，而納米電子學(xué)將為集成電路帶來(lái)一場(chǎng)新的革命。</p><p>　　1.1.2 集成電路技術(shù)發(fā)展趨勢(shì)</p><p>　　（1）集成電路設(shè)計(jì)。目前，世界集成電路技術(shù)已經(jīng)進(jìn)入納米時(shí)代，國(guó)際高端集成電路主流技術(shù)的線(xiàn)寬是0.13－0.25微米，國(guó)際高端集成電路領(lǐng)先技術(shù)的線(xiàn)寬是0.065－0.13微米。我國(guó)已經(jīng)能夠自行設(shè)計(jì)0.18微米、1000萬(wàn)

32、門(mén)級(jí)的集成電路，有的企業(yè)甚至已經(jīng)達(dá)到設(shè)計(jì)0.13微米的技術(shù)水平。未來(lái)5－10年面向系統(tǒng)級(jí)芯片（SOC）的設(shè)計(jì)方法將成為技術(shù)熱點(diǎn)，設(shè)計(jì)線(xiàn)寬將達(dá)到0.045微米，芯片集成度將達(dá)到10的8－9次方，電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)廣泛應(yīng)用，IP復(fù)用技術(shù)將得到極大完善。 （2）芯片制造。目前國(guó)際高端集成電路晶片直徑是12英寸，近年內(nèi)16英寸晶片將面世，納米級(jí)光刻工藝將廣泛使用，新型器件結(jié)構(gòu)的產(chǎn)生將帶動(dòng)新工藝產(chǎn)生。 （3）封裝?，F(xiàn)有占主流

33、的陣列式封裝方式將讓位給芯片級(jí)、晶片級(jí)封裝，更先進(jìn)的系統(tǒng)級(jí)等封裝方式將進(jìn)入實(shí)用化。芯片實(shí)現(xiàn)表面貼裝，封裝與組裝界限將消失。</p><p>　　1.1.3 我國(guó)集成電路產(chǎn)業(yè)現(xiàn)狀</p><p>　　1、基本情況 自1965年，我國(guó)研制出第一塊雙極型集成電路以來(lái)，經(jīng)過(guò)40多年的發(fā)展，我國(guó)集成電路產(chǎn)業(yè)目前已初步形成了設(shè)計(jì)業(yè)、芯片制造業(yè)及封裝測(cè)試業(yè)三業(yè)并舉、比較協(xié)調(diào)的發(fā)展格局，出現(xiàn)長(zhǎng)江三

34、角洲、京津地區(qū)和珠江三角洲三個(gè)相對(duì)集中的產(chǎn)業(yè)區(qū)，建立了多個(gè)國(guó)家集成電路產(chǎn)業(yè)化基地。制造業(yè)的技術(shù)工藝已進(jìn)入國(guó)際主流領(lǐng)域，設(shè)計(jì)和封裝技術(shù)接近國(guó)際水平，但我國(guó)的整體水平與國(guó)際水平相差2－3代。目前我國(guó)已在北京和無(wú)錫分別建成代表國(guó)際領(lǐng)先技術(shù)水平的12英寸集成電路生產(chǎn)線(xiàn)，另外，湖北省和武漢市共同投資的一條12英寸生產(chǎn)線(xiàn)于2006年6月開(kāi)工，中芯國(guó)際在上海的12英寸集成電路生產(chǎn)線(xiàn)擴(kuò)建項(xiàng)目即將破土動(dòng)工。 2006年中國(guó)整個(gè)半導(dǎo)體市場(chǎng)規(guī)模突破5

35、800億元，而其中集成電路市場(chǎng)占了絕大部分。2006年中國(guó)集成電路市場(chǎng)銷(xiāo)售額為4862.5億元，同比增長(zhǎng)27.8%。2006年國(guó)內(nèi)集成電路產(chǎn)業(yè)銷(xiāo)售收入與總產(chǎn)量的同比增幅與2005年的同比增幅28.8%和19%相比，有較大幅度的提高。中國(guó)集成電路產(chǎn)業(yè)規(guī)模從上個(gè)世紀(jì)90年初的10億元發(fā)展到2000年突破百億元，用了近10年的時(shí)間，而從百億元擴(kuò)大到千億元，則用了僅僅6年</p><p>　　集成電路“十二五”規(guī)劃提出，

36、國(guó)內(nèi)集成電路產(chǎn)業(yè)要在“十一五”取得的基礎(chǔ)上進(jìn)一步加速發(fā)展。到2015年，產(chǎn)業(yè)規(guī)模在2010年的基礎(chǔ)上再翻一番以上，銷(xiāo)售收入超過(guò)3000 億元，在世界集成電路市場(chǎng)份額提高到14%以上，滿(mǎn)足國(guó)內(nèi)30% 的市場(chǎng)需求。要實(shí)現(xiàn)這個(gè)目標(biāo)必須要大力開(kāi)發(fā)高性能集成電路產(chǎn)品。圍繞移動(dòng)互聯(lián)網(wǎng)、信息家電、三網(wǎng)融合、物聯(lián)網(wǎng)、智能電網(wǎng)和云計(jì)算等新興產(chǎn)業(yè)的應(yīng)用需求，積極推進(jìn)先進(jìn)芯片制造線(xiàn)建設(shè)與升級(jí)，增強(qiáng)封裝測(cè)試能力和水平等方面進(jìn)行創(chuàng)新。 2、主要特點(diǎn)

37、 （1）技術(shù)創(chuàng)新取得新的突破。集成電路設(shè)計(jì)業(yè)領(lǐng)域自主創(chuàng)新的產(chǎn)品種類(lèi)增多，技術(shù)水平大大提高。我國(guó)已有“方舟”、“龍芯”、北大眾志等為代表的國(guó)產(chǎn)CPU。北京海爾集成電路設(shè)計(jì)公司的“愛(ài)國(guó)者3號(hào)”數(shù)字電視解碼芯片；中星微電子的“星光”系列音視頻解碼芯片等大量國(guó)內(nèi)具有自主知識(shí)產(chǎn)權(quán)的產(chǎn)品研制成功并投向市場(chǎng)，標(biāo)志著我國(guó)集成電路自主創(chuàng)新設(shè)計(jì)水平已經(jīng)開(kāi)始步入世界先進(jìn)行列。由復(fù)旦大學(xué)、清華大學(xué)、凌訊科技聯(lián)合研制的我國(guó)具有自主知識(shí)產(chǎn)權(quán)的數(shù)字高清晰度地面?zhèn)鬏斠?/p>

38、動(dòng)接收系統(tǒng)專(zhuān)用芯片——“中視一號(hào)”通過(guò)技術(shù)鑒定，技術(shù)水平達(dá)到國(guó)際先進(jìn)水平。由清華同方、中國(guó)華</p><p>　　1.1.4 目前此領(lǐng)域的研究背景</p><p>　　今天，國(guó)際設(shè)計(jì)師們或者求助于類(lèi)似SPCIE 的仿真器或者一些點(diǎn)工具，作為信號(hào)完整性解決方案用來(lái)測(cè)量他們的設(shè)計(jì)的串?dāng)_效應(yīng)和壓降。雖然這些類(lèi)似SPIEC 的仿真工具往往可以提供更好的精確度，它們卻受到主容量的限制以及速度慢的影響

39、。這個(gè)缺陷在分析電源網(wǎng)絡(luò)的功耗時(shí)顯得更為突出，因?yàn)檫@時(shí)寄生參數(shù)文件比信號(hào)寄生參數(shù)文件大得多。比如:一條關(guān)鍵的路徑的網(wǎng)表可能包含成千上萬(wàn)個(gè)晶體管以及成百上千的耦合電容。這樣大小的網(wǎng)表將需要幾天的仿真運(yùn)行時(shí)間?？梢韵胂?，在達(dá)標(biāo)需要的各種工作環(huán)境下運(yùn)行最大/最小延遲的計(jì)算將會(huì)變得更為復(fù)雜。這種慢速的性能使得很耗資源的類(lèi)SPICE 仿真工具再做百萬(wàn)門(mén)級(jí)設(shè)計(jì)的時(shí)候變的不實(shí)際，甚至是不可能。</p><p>　　許多IC 設(shè)

40、計(jì)師也嘗試通過(guò)傳統(tǒng)的SAT(靜態(tài)時(shí)序分析)技術(shù)用一種近似的方法來(lái)模擬SI的影響。為了得到耦合電容在時(shí)序上影響的粗略估計(jì)，兩線(xiàn)之間的耦合電容被乘法器乘起來(lái)并加到這兩條線(xiàn)上。計(jì)算最大延遲時(shí)使用2X 的經(jīng)驗(yàn)乘法器，計(jì)算最小延遲時(shí)使用0X。然而，這種分析方法或者被認(rèn)為是過(guò)于悲觀的約束，這導(dǎo)致了非最優(yōu)的電路性能，或者被認(rèn)為是可能導(dǎo)致硅片實(shí)現(xiàn)的失敗的過(guò)于樂(lè)觀的約束。另外，這種分析方式不耗費(fèi)資源因?yàn)樗豢紤]串?dāng)_噪聲的影響和壓降延遲的影響。目前，設(shè)計(jì)師

41、們己經(jīng)開(kāi)始使用各種不同的點(diǎn)工具來(lái)分析信號(hào)完整性的影響。其中的一些解決方案使用集成的SI 分析以及基于標(biāo)準(zhǔn)延遲格式(.sdf)流程。這些工具需要使用此靜態(tài)時(shí)序分析工具提供的信號(hào)轉(zhuǎn)換窗口信息并計(jì)算串?dāng)_對(duì)于延遲的影響。然后這些信息又被反饋給靜態(tài)時(shí)序分析工具，工具再利用增量sdf 進(jìn)行最后的sigh-off 級(jí)的分析。這種流程在很多方面都存在不精確性并且數(shù)據(jù)傳輸也很沒(méi)有效率。比如:在分析串?dāng)_延遲時(shí)，信號(hào)轉(zhuǎn)換時(shí)序窗口需要被考慮以決定net 之間的

42、影響關(guān)系。然而在計(jì)算串?dāng)_延遲影響時(shí)，串?dāng)_延遲反過(guò)來(lái)又會(huì)影響時(shí)序窗口。另外，基于SDF 的流程不能解決遷移時(shí)間</p><p>　　集成電路，集成50~100 個(gè)元器件為中規(guī)模集成電路，集成100 個(gè)以上的元器件為大規(guī)模集成電路；對(duì)數(shù)字集成電路，一般認(rèn)為集成1~10 等效門(mén)/片或10~100 個(gè)元件/片為小規(guī)模集成電路，集成10~100 個(gè)等效門(mén)/片或100~1000 元件/片為中規(guī)模集成電路，集成100~10，0

43、00 個(gè)等效門(mén)/片或1000~100，000 個(gè)元件/片為大規(guī)模集成電路，集成10，000 以上個(gè)等效門(mén)/片或100，000 以上個(gè)元件/片為超大規(guī)模集成電路。</p><p>　　當(dāng)時(shí)代進(jìn)入超大規(guī)模集成電路后，隨著工藝尺寸下降到130nm 以下當(dāng)時(shí)代進(jìn)入超大規(guī)模集成電路后，隨著工藝尺寸下降到130nm 以下以及頻率要求的顯著提高，設(shè)計(jì)團(tuán)隊(duì)們遇到的最大的挑戰(zhàn)己成為確保信號(hào)的完整性(SI:Signal Intger

44、iyt)。信號(hào)完整性的影響包括串?dāng)_延遲，噪聲毛刺和壓降。在超深亞微米階段(0.18Lm 以下)，如何保證信號(hào)的完整越來(lái)越重要，而由信號(hào)完整性引起的邏輯和時(shí)序問(wèn)題，常使芯片不能實(shí)現(xiàn)時(shí)序的正確收斂，或在測(cè)試過(guò)程中不能正常工作。串?dāng)_就是最常見(jiàn)的信號(hào)完整性問(wèn)題。當(dāng)兩個(gè)或兩個(gè)以上的布線(xiàn)路徑存在一定距離并呈并行分布時(shí)，彼此之間就存在把脈沖從一個(gè)節(jié)點(diǎn)傳到另一個(gè)節(jié)點(diǎn)的耦合電容(Coupling Capacita)，串?dāng)_由此而來(lái)。隨著每次超深亞微米(Ul

45、tra Deep SubMicron，UDSM)新工藝技術(shù)的出現(xiàn)，特性尺寸、線(xiàn)寬和線(xiàn)間距都將進(jìn)一步縮小，設(shè)計(jì)人員都想在裸片保持不變的情況下，把更多功能擠進(jìn)片上系統(tǒng)中，這無(wú)疑將大大增加布線(xiàn)的復(fù)雜度，使得線(xiàn)路更加擁擠。由于金屬阻抗與其寬度成反比，為追求更小的阻抗，金屬線(xiàn)的厚度不斷地增加，層數(shù)也不斷增加，且金屬線(xiàn)的長(zhǎng)度比以往更長(zhǎng)。</p><p>　　圖1.1 由于工藝尺寸縮小產(chǎn)生信號(hào)完整性影響導(dǎo)致的失敗率</p

46、><p>　　在設(shè)計(jì)執(zhí)行中忽略這些影響將很可能導(dǎo)致設(shè)計(jì)在硅片上實(shí)現(xiàn)的時(shí)候失敗或者不能滿(mǎn)足性能指標(biāo)。最近的研究表明:隨著工藝尺寸的逐漸變小，電路仍可以按預(yù)期正常工作的概率急劇下降，而由于故障導(dǎo)致的重加工，可能性顯著提高(見(jiàn)圖1.1)。介于如今市場(chǎng)的緊縮和數(shù)百萬(wàn)美元的返工成本，后期的設(shè)計(jì)失敗對(duì)于半導(dǎo)體公司的在經(jīng)濟(jì)上的打擊無(wú)疑是致命的。所以進(jìn)行信號(hào)完整性分析使設(shè)計(jì)最終達(dá)標(biāo)簽收成為當(dāng)今設(shè)計(jì)工程師面臨的當(dāng)務(wù)之急。隨著中國(guó)IC

47、設(shè)計(jì)公司向深亞微米工藝靠攏，設(shè)計(jì)的復(fù)雜性不斷加大，也帶來(lái)了信號(hào)完整性、可測(cè)試設(shè)計(jì)以及設(shè)計(jì)周期延長(zhǎng)等問(wèn)題。這就要求設(shè)計(jì)團(tuán)隊(duì)優(yōu)化設(shè)計(jì)流程，引進(jìn)先進(jìn)的設(shè)計(jì)方法學(xué)，并借助適合的EAD 工具應(yīng)對(duì)這一系列的挑戰(zhàn)。</p><p><b>　　1.2 信號(hào)完整性</b></p><p>　　信號(hào)完整性是指信號(hào)在電路中以正確的時(shí)序和電壓做出響應(yīng)的能力，也指在信號(hào)線(xiàn)上的信號(hào)質(zhì)量[1]。

48、如果電路中信號(hào)能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)接收器，則可確定該電路具有較好的信號(hào)完整性。反之，當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問(wèn)題。</p><p>　　廣義上講，信號(hào)完整性指的是在高速系統(tǒng)中由互連線(xiàn)引起的所有問(wèn)題，主要研究互連線(xiàn)與數(shù)字信號(hào)的電壓電流波形相互作用時(shí)其電氣特性參數(shù)如何影響產(chǎn)品的性能，這些問(wèn)題主要分為以下三種影響:</p><p>　　(l)高速數(shù)字電路的信號(hào)

49、完整性問(wèn)題主要包括信號(hào)的反射、串?dāng)_、信號(hào)延遲和時(shí)序錯(cuò)誤等。</p><p>　　(2)電源完整性是指系統(tǒng)運(yùn)行過(guò)程中電源的波動(dòng)情況，或者說(shuō)電源波形的質(zhì)量。在高速數(shù)字電路中，當(dāng)數(shù)字集成電路上電工作時(shí)，它內(nèi)部的門(mén)電路輸出會(huì)發(fā)生從高到低或者從低到高的狀態(tài)轉(zhuǎn)化，這時(shí)會(huì)產(chǎn)生一個(gè)瞬間變化的電流，這個(gè)電流在流經(jīng)回流路徑上存在的電感時(shí)會(huì)形成交流壓降，從而引起噪聲，當(dāng)同時(shí)發(fā)生狀態(tài)轉(zhuǎn)換的輸出緩沖器較多時(shí)，這個(gè)壓降將足夠大，從而導(dǎo)致電源

50、完整性問(wèn)題，將這種噪聲稱(chēng)為同步開(kāi)關(guān)噪聲 (simultaneousSwitchNoise，SSN)，也叫噪聲。</p><p>　　(3)電磁兼容性在國(guó)家標(biāo)準(zhǔn)GB/T4365一1995《電磁兼容術(shù)語(yǔ)》對(duì)電磁兼容(Electromagnetic Compatibility)定義為:“設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對(duì)該環(huán)境中的任何事物構(gòu)成不能承受的電磁騷擾的能力”。</p><p>

51、　　在數(shù)字電路中，信號(hào)完整性問(wèn)題主要表現(xiàn)為振鈴、過(guò)沖、欠沖、時(shí)延、同步切換噪聲和地彈等現(xiàn)象。為了正確識(shí)別和處理數(shù)據(jù)，IC要求數(shù)據(jù)在時(shí)鐘邊沿前后處于穩(wěn)定狀態(tài)。這段時(shí)間內(nèi)如果信號(hào)不穩(wěn)定或狀態(tài)發(fā)生改變，IC就可能誤判甚至丟失部分?jǐn)?shù)據(jù)。在高速數(shù)字電路中，信號(hào)能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC時(shí)，該電路就有很好的信號(hào)完整性。如出現(xiàn)諸如振蕩、過(guò)沖、下沖等信號(hào)完整性問(wèn)題(如圖1.1所示)，就會(huì)造成時(shí)鐘間歇振蕩，從而導(dǎo)致電路誤觸發(fā)和接收數(shù)據(jù)出錯(cuò)

52、。此外，數(shù)字電路中邏輯器件內(nèi)部和PCB上的其他數(shù)字信號(hào)在進(jìn)行同步切換時(shí)，因電源線(xiàn)和地線(xiàn)的阻抗以及器件的引線(xiàn)電感會(huì)在系統(tǒng)中產(chǎn)生同步切換噪聲(SSN)，在地線(xiàn)上引起地彈噪聲。諸如此類(lèi)的信號(hào)問(wèn)題會(huì)嚴(yán)重影響電路的性能。</p><p>　　1.3 串?dāng)_理論分析</p><p>　　隨著人們對(duì)電子設(shè)備的小型化和多功能化要求越來(lái)越高，當(dāng)今的電子系統(tǒng)正朝著高速化和小體積化的方向發(fā)展。沿著這個(gè)方向，現(xiàn)代電

53、子系統(tǒng)的信號(hào)速率、時(shí)鐘速率和集成電路的輸出開(kāi)關(guān)速度也在不斷增加。從數(shù)字系統(tǒng)的工作頻率看，越來(lái)越多的系統(tǒng)工作在100MHz以上，約5%的設(shè)計(jì)時(shí)鐘頻率都超過(guò)了50MHz，有近20%的設(shè)計(jì)主頻超過(guò)了120MHz。信號(hào)邊沿也變得越來(lái)越陡峭，目前信號(hào)的最小切換時(shí)間已經(jīng)達(dá)到皮秒級(jí)。集成電路設(shè)計(jì)進(jìn)入深亞微米后，噪聲越來(lái)越成為一個(gè)令人關(guān)注的問(wèn)題:互連線(xiàn)布線(xiàn)密度變大，層數(shù)增多，高寬比變大等因素使得容性串?dāng)_噪聲影響明顯;芯片的行頻率不斷提高，從而使噪聲幅度

54、變大，感性串?dāng)_顯現(xiàn)；更多高性能PJ 模塊的應(yīng)加劇了噪聲分析的難度;芯片電源電壓的不斷變小使數(shù)字電路耐噪聲性能變差。在字電路中有諸多噪聲源可形成不同類(lèi)型的噪聲：串?dāng)_噪聲、漏電流噪聲、電荷分配聲、電源地噪聲、傳輸噪聲等，本文主要關(guān)注串?dāng)_噪聲。</p><p>　　串?dāng)_是信號(hào)在傳輸線(xiàn)上傳播時(shí)，由于電磁耦合而在相鄰的傳輸線(xiàn)上產(chǎn)生不期望的電壓或電流噪聲干擾，信號(hào)線(xiàn)的邊緣場(chǎng)效應(yīng)是導(dǎo)致串?dāng)_產(chǎn)生的根本原因[2]。如圖1.2所示，

55、假設(shè)位于A點(diǎn)的驅(qū)動(dòng)器是干擾源，而位于D點(diǎn)的接受器為被干擾對(duì)象，那么驅(qū)動(dòng)器A所在的傳輸線(xiàn)被稱(chēng)之為干擾源網(wǎng)絡(luò)或侵害網(wǎng)絡(luò)(Agreessor)，相應(yīng)的接收器D所在的傳輸線(xiàn)網(wǎng)絡(luò)被稱(chēng)之為靜態(tài)網(wǎng)絡(luò)或受害網(wǎng)絡(luò)。靜態(tài)網(wǎng)絡(luò)靠近干擾源一端的串?dāng)_稱(chēng)為近端串?dāng)_(也稱(chēng)后向串?dāng)_)，而遠(yuǎn)離干擾源一端的串?dāng)_稱(chēng)為遠(yuǎn)端串?dāng)_(或稱(chēng)前向串?dāng)_)。由于產(chǎn)生的原因不同將串?dāng)_可分為容性耦合串?dāng)_和感性耦合串?dāng)_兩類(lèi)。容性串?dāng)_是由相互間的耦合電容而產(chǎn)生的耦合電壓;感性串?dāng)_是由相互間的耦合電

56、感而產(chǎn)生的耦合電流，串?dāng)_大小和它們之間的互感和互容大小都有關(guān)系。通常所說(shuō)的串?dāng)_是指容性串?dāng)_和感性串?dāng)_的總和。在高速數(shù)字電路中，互感通常比互容的問(wèn)題更嚴(yán)重。</p><p>　　圖1.2 兩條傳輸線(xiàn)的耦合</p><p><b>　　1.3.1 互感</b></p><p>　　互感是引起串?dāng)_的兩個(gè)重要因素之一,互感系數(shù)標(biāo)志了一根驅(qū)動(dòng)傳輸線(xiàn)通過(guò)磁

57、場(chǎng)對(duì)另外一根傳輸線(xiàn)產(chǎn)生感應(yīng)電流的程度。從本質(zhì)上來(lái)說(shuō),如果“受害（Victim）線(xiàn)”和驅(qū)動(dòng)線(xiàn)(侵略線(xiàn))的距離足夠接近，以至于侵略線(xiàn)產(chǎn)生的磁場(chǎng)將受害線(xiàn)包圍其中,則在受侵略的傳輸線(xiàn)上將會(huì)產(chǎn)生感應(yīng)電流,而這個(gè)通過(guò)磁場(chǎng)耦合產(chǎn)生的電流在電路模型中就通過(guò)互感參數(shù)來(lái)表征。 互感Lm的作用下，將根據(jù)驅(qū)動(dòng)線(xiàn)上的電流變化率而在受害線(xiàn)上引起一定的噪聲，噪聲電壓的大小與電流變換率成正比，通?？梢杂上率接?jì)算： 式中，為互感，為驅(qū)動(dòng)波形的階躍幅度，是驅(qū)動(dòng)波形的上升時(shí)

58、間，是驅(qū)動(dòng)電路的源端阻抗。由上式可知，互感串?dāng)_電壓與、 成正比，與成反比。因此，減小互感串?dāng)_電壓有如下方法。</p><p><b>　　1、 減小</b></p><p>　　① 增大信號(hào)走線(xiàn)間距（因?yàn)殡S著間距平方的增加而下降，關(guān)鍵信號(hào)可采用3W原則）。</p><p>　?、?為信號(hào)提供完整的參考平面。在低速電路中，電流沿著電阻最小路徑前進(jìn)

59、，而高速信號(hào)沿著電感最小路徑前進(jìn)。電感最小的返回路徑就緊貼在一個(gè)信號(hào)導(dǎo)體下面，它使輸出電流路徑與返回電流路徑之間的總回路面積最小，從而使輸出電流路徑與返回電流路徑的干擾磁場(chǎng)相互抵消。</p><p>　?、?減小信號(hào)到參考平面的距離，從而減小環(huán)路面積，達(dá)到減小的目的。</p><p>　?、?盡可能地減小相鄰信號(hào)間的平行長(zhǎng)度。平行長(zhǎng)度越短，則總的越小。</p><p&g

60、t;　　⑤ 無(wú)參考平面隔離的相鄰信號(hào)層走線(xiàn)方向應(yīng)該垂直，可減小磁場(chǎng)耦合程度。</p><p>　　⑥ 對(duì)串?dāng)_較敏感的信號(hào)線(xiàn)盡量布在內(nèi)層，以減小磁場(chǎng)耦合程度。</p><p><b>　　2、減小</b></p><p>　　在確保信號(hào)時(shí)序的前提下，盡可能選擇信號(hào)沿較緩的器件。</p><p><b>　　3、增

61、大</b></p><p>　　在干擾電路源端串接電阻，減小電流變化斜率，同時(shí)要兼顧與傳輸線(xiàn)阻抗匹配，避免信號(hào)反射。</p><p><b>　　1.3.2 互容</b></p><p>　　互容是引起串?dāng)_的另外一個(gè)重要因素,互容是兩導(dǎo)體間簡(jiǎn)單的電場(chǎng)耦合,這種耦合在電路模型中以互容的形式表現(xiàn)出來(lái)。 互容將產(chǎn)生一個(gè)與侵略線(xiàn)上電壓變換率

62、成正比的噪聲電流到受害線(xiàn)： </p><p>　　式中，為互容，為驅(qū)動(dòng)波形的階躍幅度，是驅(qū)動(dòng)波形的上升時(shí)間，RB是接收電路的接地阻抗。由上式可知，互容串?dāng)_電流與、、成正比，因此，減小互容串?dāng)_電流的方法有：</p><p>　?、?減小。增大信號(hào)走線(xiàn)間距（因?yàn)榛ト菖c信號(hào)間距成反比，關(guān)鍵信號(hào)可采用3W原則）。</p><p>　　② 減小。在確保信號(hào)時(shí)序的前提下，盡可能

63、選擇信號(hào)沿較緩的器件。</p><p>　　1.3.3 近端串?dāng)_</p><p>　　近端串?dāng)_(NEXT): 近端串?dāng)_被定義為在鏈路近端（即離信號(hào)源最近的那一端）相鄰線(xiàn)對(duì)間產(chǎn)生的感應(yīng)噪音，由于在該端發(fā)出的下行信號(hào)強(qiáng)度最大，而接收的上行信號(hào)強(qiáng)度最小，因此如衰減串?dāng)_比（ACR）不能保持在可接受的水平，很容易產(chǎn)生信號(hào)耦合干擾。</p><p><b>　　近端串

64、擾總噪聲為：</b></p><p>　　其中，，，，分別為單位長(zhǎng)度電容、兩傳輸線(xiàn)之間耦合電容、耦合電感和電壓峰值。</p><p>　　1.3.4 遠(yuǎn)端串?dāng)_</p><p>　　遠(yuǎn)端串?dāng)_被定義為由線(xiàn)對(duì)近端的發(fā)射器向線(xiàn)對(duì)遠(yuǎn)端的接收器發(fā)送信號(hào)，從而感應(yīng)到相鄰線(xiàn)對(duì)上的噪音。遠(yuǎn)端串?dāng)_應(yīng)該不會(huì)對(duì)用戶(hù)終端側(cè)的業(yè)務(wù)造成不良影響。因?yàn)榫€(xiàn)束越來(lái)越細(xì)小，從中心局（CO）到

65、用戶(hù)終端之間的雙絞線(xiàn)對(duì)越來(lái)越少，所以信號(hào)相互干擾的可能性越來(lái)越小。近端串?dāng)_的功率水平會(huì)始終高于遠(yuǎn)端串?dāng)_。在較長(zhǎng)的環(huán)路上，遠(yuǎn)端串?dāng)_信號(hào)會(huì)變得極其微弱。</p><p><b>　　遠(yuǎn)端串?dāng)_總噪聲為：</b></p><p>　　其中，，，，，分別為傳輸線(xiàn)的特征阻抗、兩傳輸線(xiàn)之間耦合電容、耦合電感，兩傳輸線(xiàn)平行長(zhǎng)度和電壓峰值。由以上兩式，我們可以看出遠(yuǎn)端串?dāng)_總噪聲由于容性

66、和感性耦合的極性關(guān)系而相互消減，即遠(yuǎn)端串?dāng)_是可以消除的。</p><p>　　1.4 本論文研究的問(wèn)題和意義</p><p>　　本文所研究的問(wèn)題主要是如何對(duì)串?dāng)_問(wèn)題進(jìn)行從建模到實(shí)例仿真的分析得出一系列防，避免以及修復(fù)串?dāng)_的方法，并對(duì)相關(guān)算法進(jìn)行研究和分析，提出了一種在應(yīng)用中得到良好效果的計(jì)算方法。主要關(guān)注基于串?dāng)_控制的物理設(shè)計(jì)方法，包括新的流程、各個(gè)設(shè)計(jì)階段對(duì)串?dāng)_的分析及修正的方法，以達(dá)

67、到快速的時(shí)序收斂。通過(guò)對(duì)深亞微米集成電路設(shè)計(jì)中串?dāng)_的成因及其對(duì)信號(hào)完整性的影響，論述了串?dāng)_分析和設(shè)計(jì)解決的方法，對(duì)于實(shí)際設(shè)計(jì)具有一定的理論指導(dǎo)意義和應(yīng)用參考價(jià)值。并且根據(jù)真實(shí)的設(shè)計(jì)實(shí)例，提出了幾點(diǎn)有效的控制串?dāng)_的方和對(duì)于信號(hào)完整性管理比較有價(jià)值的觀點(diǎn)。</p><p>　　第二章 串?dāng)_導(dǎo)致的幾種影響</p><p>　　在高速、高密度集成電路設(shè)計(jì)中一般提供一個(gè)完整的接地平面，從而使每條信號(hào)

68、線(xiàn)基本上只和它最近的信號(hào)線(xiàn)相互影響，來(lái)自其它較遠(yuǎn)信號(hào)線(xiàn)的交叉耦合是可以忽略的。盡管如此，在模擬系統(tǒng)中，大功率信號(hào)穿過(guò)低電平輸入信號(hào)或當(dāng)信號(hào)電壓較高的元件(如TTL)與信號(hào)電壓較低的元件(如ECL)接近時(shí)，都需要非常高的抗串?dāng)_能力。在集成電路計(jì)中，如果不正確處理，串?dāng)_對(duì)高速集成電路的信號(hào)完整性主要有兩種典型的影響。</p><p>　　2.1 串?dāng)_引起的誤觸發(fā)</p><p>　　信號(hào)串?dāng)_是

69、高速設(shè)計(jì)所面臨的信號(hào)完整性問(wèn)題中一個(gè)重要內(nèi)容，而信號(hào)完整性(SI)是指在信號(hào)線(xiàn)上的信號(hào)質(zhì)量。當(dāng)前對(duì)信號(hào)完整性問(wèn)題的研究主要集中在三個(gè)方面：一是由于阻抗不匹配，線(xiàn)腳，通孔以及其它互連不連續(xù)所引起的反射噪聲；二是由于連線(xiàn)及通孔間的電磁耦合效應(yīng)所引起的串?dāng)_噪聲；三是由于電源網(wǎng)絡(luò)的寄生效應(yīng)所引起的電源/地噪聲。差的信號(hào)完整性不是由某單一因素導(dǎo)致的，而是板級(jí)設(shè)計(jì)中多種因素共同引起的。源端與負(fù)載端阻抗不匹配會(huì)引起線(xiàn)上反射，負(fù)載將一部分電壓反射回源端

70、。如果負(fù)載阻抗小于源阻抗，反射電壓為負(fù)；反之，如果負(fù)載阻抗大于源阻抗，反射電壓為正。布線(xiàn)的幾何形狀、不正確的線(xiàn)端接、經(jīng)過(guò)連接器的傳輸及電源平面的不連續(xù)等因素的變化均會(huì)導(dǎo)致此類(lèi)反射。信號(hào)的振鈴(ringing)和環(huán)繞振蕩(rounding)由線(xiàn)上過(guò)度的電感和電容引起，振鈴屬于欠阻尼狀態(tài)而環(huán)繞振蕩屬于過(guò)阻尼狀態(tài)。信號(hào)完整性問(wèn)題通常發(fā)生在周期信號(hào)中，如時(shí)鐘等。振鈴和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振鈴可以通過(guò)適當(dāng)?shù)亩私佑枰詼p小，但是不

71、可能完全消除。在電路中有大的電流涌動(dòng)時(shí)會(huì)引起地彈，如大量芯片的輸出同時(shí)開(kāi)啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板</p><p>　　圖2.1 串?dāng)_噪聲導(dǎo)致相鄰網(wǎng)絡(luò)的邏輯錯(cuò)誤</p><p>　　圖2.1是一種典型的由串?dāng)_脈沖引起的相鄰網(wǎng)絡(luò)錯(cuò)誤邏輯的傳輸。干擾源網(wǎng)絡(luò)上傳輸?shù)男盘?hào)通過(guò)耦合電容，在被干擾網(wǎng)絡(luò)和接收端引起一個(gè)噪聲脈沖，結(jié)果導(dǎo)致一個(gè)不希望的脈沖發(fā)送到接受端。如果這個(gè)脈沖強(qiáng)度超過(guò)了接收

72、端的觸發(fā)值，就會(huì)產(chǎn)生無(wú)法控制的觸發(fā)脈沖，引起下一級(jí)網(wǎng)絡(luò)的邏輯功能混亂。</p><p>　　2.2 串?dāng)_引起的時(shí)序障礙</p><p>　　2.2.1 串?dāng)_引起的時(shí)延改變</p><p>　　串?dāng)_引起的時(shí)延改變表現(xiàn)為：當(dāng)侵略線(xiàn)和受害線(xiàn)上的信號(hào)同時(shí)發(fā)生同向(或者反向)跳變時(shí)，受害線(xiàn)上的信號(hào)跳變延遲將會(huì)顯著減少(或者增加)，稱(chēng)為串?dāng)_引起的加速(或者減速)，當(dāng)這些信號(hào)時(shí)延

73、變化嚴(yán)重時(shí)，特別是發(fā)生在松弛時(shí)間(slack)小于給定范圍的臨界通路上的時(shí)候，將會(huì)導(dǎo)致電路無(wú)法工作在規(guī)定的時(shí)鐘周期之下.雖然組合邏輯中單一連線(xiàn)受到的串?dāng)_引起的時(shí)延比較小，但是一條通路上多條受害線(xiàn)累積的串?dāng)_時(shí)延效應(yīng)將使得通路總時(shí)延增長(zhǎng)10%-20%，這可能導(dǎo)致系統(tǒng)的失效[3]。通過(guò)使用更大的松弛時(shí)間雖然可以減少串?dāng)_時(shí)延效應(yīng)對(duì)系統(tǒng)可靠性的影響，但這些方法會(huì)引起留有過(guò)分富余量的設(shè)計(jì)而導(dǎo)致性能的降低.另一方面，制造缺陷也可能加重這些串?dāng)_效應(yīng)。&

74、lt;/p><p>　　(1)串?dāng)_引起的延遲變化—建立時(shí)序誤差</p><p>　　如圖2.2 所示，沒(méi)有串?dāng)_的時(shí)候，受害線(xiàn)V 在受害線(xiàn)上顯示一個(gè)波形，但是當(dāng)攻擊線(xiàn)a1翻轉(zhuǎn)時(shí)，信號(hào)間的串?dāng)_會(huì)增加受害線(xiàn)上的延遲，如v1 所示。這個(gè)延遲會(huì)導(dǎo)致信號(hào)太晚到達(dá)一個(gè)鎖存器或觸發(fā)器，這會(huì)導(dǎo)致建立時(shí)序的誤差。</p><p>　　圖2.2 串?dāng)_引起延遲的拉長(zhǎng)</p>&l

75、t;p>　?。?）串?dāng)_引起的延遲變化—保持時(shí)序誤差</p><p>　　類(lèi)似的，當(dāng)侵略線(xiàn)a1 信號(hào)翻轉(zhuǎn)和受害線(xiàn)信號(hào)同向時(shí)，串?dāng)_會(huì)減小受害線(xiàn)上的延遲，如v1 所示。這個(gè)延遲的降低會(huì)導(dǎo)致信號(hào)太早到達(dá)一個(gè)鎖存器或觸發(fā)器，這會(huì)導(dǎo)致保持時(shí)序的誤差。如圖2.3 所示。</p><p>　　圖2.3 串?dāng)_引起延遲的縮減</p><p>　　（3）串?dāng)_對(duì)電路功能的影響一毛刺噪

76、聲</p><p>　　串?dāng)_噪聲也會(huì)導(dǎo)致電路功能的失效。在圖2.4 中，串?dāng)_引起的在重置信號(hào)上的毛刺可能</p><p>　　造成原本的觸發(fā)器輸出端Q 上的穩(wěn)態(tài)邏輯值不穩(wěn)定，使得1 被誤置為0。這種功能性的錯(cuò)誤</p><p><b>　　一般很難被發(fā)現(xiàn)。</b></p><p>　　圖2.4 串?dāng)_引起功能性錯(cuò)誤<

77、/p><p>　　電路中實(shí)際的物理臨近的線(xiàn)對(duì)的數(shù)量是十分巨大的，但是僅有一部分藕合線(xiàn)對(duì)會(huì)對(duì)電路性能產(chǎn)生影響。關(guān)于如何準(zhǔn)確找到這些潛在的導(dǎo)致電路失效的禍合線(xiàn)對(duì)，近幾年國(guó)際上開(kāi)展了許多的相關(guān)研究，其中主要是基于電路時(shí)序信息的方法。為了能夠?qū)@些串?dāng)_時(shí)延效應(yīng)進(jìn)行測(cè)試，近幾年國(guó)際上提出了幾個(gè)相應(yīng)的故障模型和測(cè)試方法。</p><p>　　2.2.2 時(shí)延故障模型</p><p>

78、;　　常用的時(shí)延故障模型有兩種：跳變故障（Transition Fault, TF）和通路時(shí)延故障（Path Delay Fault, PDF）。一條線(xiàn)上的跳變故障會(huì)使該線(xiàn)上的信號(hào)時(shí)延產(chǎn)生影響，對(duì)于具有危害的減速效應(yīng)，只有兩種可能的跳變故障——上升變慢和下降變慢，這樣，所有可能的跳變故障數(shù)最多是線(xiàn)數(shù)的兩倍，測(cè)試產(chǎn)生簡(jiǎn)單，在工業(yè)界得到了廣泛應(yīng)用，但其缺點(diǎn)是對(duì)分布時(shí)延故障的處理能力差，而通路時(shí)延測(cè)試恰好克服了這一問(wèn)題。</p>

79、<p>　　串?dāng)_時(shí)延故障發(fā)生在物理相鄰的一對(duì)線(xiàn)之間的，如圖2.5將由A-線(xiàn)和V-線(xiàn)組成的一對(duì)線(xiàn)與它的串?dāng)_類(lèi)型定義為耦合跳變故障（Coupled Transition Fault, CTF）。但耦合跳變故障以電路規(guī)模指數(shù)級(jí)增長(zhǎng)，直接對(duì)所有故障測(cè)試是不現(xiàn)實(shí)的。文獻(xiàn)[6]對(duì)此進(jìn)行了深入分析，得出只有兩種情況需要進(jìn)行測(cè)試。面向CTF的測(cè)試生成與傳統(tǒng)的針對(duì)跳變故障的ATPG算法不同，在目標(biāo)故障選擇完成后，對(duì)CTF中的跳變對(duì)的確認(rèn)還要再

80、次考慮時(shí)間參數(shù)。例如，文獻(xiàn)[4]中使用面向時(shí)間的向后跟蹤技術(shù)來(lái)處理時(shí)間參數(shù)，但在處理分布時(shí)延故障上，仍未能克服基于跳變故障模型的ATPG算法在處理累積和分布時(shí)延方面差的缺點(diǎn)。 </p><p>　　為了找出測(cè)試一條最長(zhǎng)通路時(shí)的最?lèi)毫訔l件，即能夠激活這條通路的最大時(shí)延的測(cè)試向量，將帶約束的通路時(shí)延故障（Constrained Path Delay Fault, CPDF）定義為一條臨界通路和那些對(duì)它有串?dāng)_影響的線(xiàn)集

81、[6]。臨界通路定義為超過(guò)最長(zhǎng)通路某一比例（如90%）的通路。由于缺少時(shí)延參數(shù)，當(dāng)跳變發(fā)生時(shí)，無(wú)從得知哪條子通路可以激活侵略跳變。因此，對(duì)于侵略跳變的確認(rèn)，無(wú)法用傳統(tǒng)的ATPG算法來(lái)完成。否則，由于跳變時(shí)間未知，通路上可能沒(méi)有串?dāng)_時(shí)延結(jié)果。文[7]中，在用傳統(tǒng)的無(wú)確認(rèn)的通路時(shí)延故障ATPG過(guò)程處理后，引入遺傳算法來(lái)處理時(shí)延參數(shù)。遺傳算法試圖為某些確定約束跳變的通路尋找一個(gè)最差情況的測(cè)試，它不考慮目標(biāo)CPDF最終是否被激活，因此，它產(chǎn)生的

82、測(cè)試不是一個(gè)真正面向目標(biāo)CPDF的測(cè)試，可能會(huì)給診斷過(guò)程增加額外的難度。同時(shí)利用遺傳算法對(duì)被測(cè)電路（Circuit Under Test, CUT）的時(shí)延參數(shù)的處理上的時(shí)間消耗也過(guò)多。</p><p>　　圖2.5 串?dāng)_時(shí)延故障</p><p>　　在數(shù)字設(shè)計(jì)中，時(shí)序問(wèn)題是一個(gè)重要考慮的問(wèn)題。圖2.6顯示了由串?dāng)_噪聲引起的時(shí)序問(wèn)題。圖2.5半部分是干擾源網(wǎng)絡(luò)產(chǎn)生的兩種噪聲脈沖(Helpfu

83、l串?dāng)_噪聲導(dǎo)致的延時(shí)glitch和Unhelpful glitch)，當(dāng)噪聲脈沖(helpful glitch)疊加到被干擾網(wǎng)絡(luò)，就引起被干擾網(wǎng)絡(luò)信號(hào)傳輸延時(shí)減少；同樣，當(dāng)噪聲脈沖(Unhelpful glitch)疊加到被干擾網(wǎng)絡(luò)時(shí)，就增加了被干擾網(wǎng)絡(luò)正常傳輸信號(hào)的延時(shí)。盡管這種減少網(wǎng)絡(luò)傳輸延時(shí)的串?dāng)_噪聲對(duì)改善PCB時(shí)序是有幫助的，但在實(shí)際 PCB設(shè)計(jì)中，由于干擾源網(wǎng)絡(luò)的不確定性，這種延時(shí)是無(wú)法控制的，因而對(duì)這種串?dāng)_引起的延時(shí)必須要加

84、以抑制。</p><p>　　圖2.6 串?dāng)_噪聲導(dǎo)致的延時(shí)</p><p>　　2.2.3 精確串?dāng)_通路時(shí)延故障</p><p>　　從文獻(xiàn)[5]對(duì)CPDF和文獻(xiàn)[6]對(duì)CTF的分析可知，最長(zhǎng)通路是考慮串?dāng)_影響的時(shí)延測(cè)試的關(guān)鍵。文獻(xiàn)[5]還指出只需對(duì)與最長(zhǎng)通路相關(guān)的串?dāng)_時(shí)延故障中的兩種進(jìn)行測(cè)試即可，但實(shí)際上在時(shí)延測(cè)試中沒(méi)有必要單獨(dú)對(duì)受害時(shí)鐘線(xiàn)進(jìn)行測(cè)試，在同步時(shí)序電

85、路的時(shí)延測(cè)試中只要對(duì)V-線(xiàn)在最長(zhǎng)通路上的串?dāng)_減速故障進(jìn)行考慮即可[8]。時(shí)延測(cè)試的ATPG過(guò)程對(duì)時(shí)間參數(shù)處理通常使用時(shí)間窗口，文獻(xiàn)[5]中對(duì)CTF的ATPG過(guò)程便是如此。然而，時(shí)間窗口重疊并不是兩條相鄰線(xiàn)發(fā)生串?dāng)_的充分條件，電路中的某些線(xiàn)可能始終都是以同方面跳變的，這樣兩線(xiàn)就不可能產(chǎn)生串?dāng)_減速故障的，只需要考慮那些可能導(dǎo)致串?dāng)_減速故障的時(shí)間窗口即可。</p><p>　　基于以上的分析，將串?dāng)_時(shí)延故障描述為(p,

86、 sp-a, <v, a>)，其中p為某條最長(zhǎng)通路，v為最長(zhǎng)通路上的一條受害線(xiàn)，a為導(dǎo)致v發(fā)生串?dāng)_減速故障的侵略線(xiàn)，sp-a是傳播侵略跳變a所用的子通路。為了保證測(cè)試生成的效率，侵略線(xiàn)a必須是那些真正能引發(fā)串?dāng)_減速故障的，即線(xiàn)a，v的時(shí)間窗口必須重疊，而且兩線(xiàn)必須以相反方向跳變。上面的故障被稱(chēng)為單精確串?dāng)_通路時(shí)延故障S-PCPDF（Single Precise Crosstalk-induced Path Delay Fau

87、lt）[7]。但為了方便程序?qū)ψ油返奶幚恚捎?lt;ai, t>代替sp-a來(lái)標(biāo)識(shí)串?dāng)_時(shí)延故障，其中ai為子通路sp-a的原始輸入，t為侵略跳變a的跳變時(shí)刻。</p><p>　　2.2.4 串?dāng)_引起躍遷時(shí)間的變化</p><p>　　串?dāng)_不僅影響延遲，還影響躍遷時(shí)間。圖2.7 的v1 顯示了不考慮串?dāng)_影響的波形。目前，一些現(xiàn)有的串?dāng)_分析器使用線(xiàn)性躍遷時(shí)間模型來(lái)考慮串?dāng)_，但是線(xiàn)性

88、躍遷時(shí)間模型的過(guò)于保</p><p>　　守實(shí)質(zhì)上導(dǎo)致了不穩(wěn)定性;由于躍遷時(shí)間會(huì)影響接受門(mén)的延遲，所以使用一種精確的躍遷時(shí)間</p><p>　　模型是非常必要的。如圖2.7 所示。</p><p>　　圖2.7 躍遷時(shí)間引起非線(xiàn)性躍遷時(shí)間的變化</p><p>　　第三章 串?dāng)_問(wèn)題的仿真及分析</p><p>　　3

89、．1 微帶線(xiàn)間串?dāng)_的仿真模型建立</p><p>　　兩導(dǎo)線(xiàn)間因電磁禍合而產(chǎn)生串?dāng)_。串?dāng)_的分析是在給定驅(qū)動(dòng)信號(hào)的情況下，計(jì)算由發(fā)射線(xiàn)上的驅(qū)動(dòng)信號(hào)感應(yīng)到接收線(xiàn)兩端的干擾電壓。設(shè)為在x=0處的接收線(xiàn)干擾電壓，為x=L處的接收線(xiàn)干擾電壓，其他電壓和電流定義類(lèi)似。近端串?dāng)_和遠(yuǎn)端串?dāng)_的量度可分別由電壓轉(zhuǎn)移系數(shù)表示為: 和</p><p>　　應(yīng)用Ansoft公司的HFSS軟件，兩平行微帶線(xiàn)間串?dāng)_的仿

90、真模型見(jiàn)圖3.1，整個(gè)PCB板的尺寸為 20mm X 60mm(寬X長(zhǎng))，介質(zhì)材料為PCB常用的環(huán)氧層壓玻璃纖維材料FR-4，其介電常數(shù)為4.7。如圖3.1(a)所示，上層為走線(xiàn)層(微帶線(xiàn)層)，下層為參考層，微帶線(xiàn)為理想導(dǎo)體，參考面為理想導(dǎo)電面(微帶線(xiàn)和參考層厚度對(duì)串?dāng)_的影響較小，已忽略)。兩平行微帶線(xiàn)布于基板上，相關(guān)參數(shù)設(shè)定如下:長(zhǎng)度為L(zhǎng)，寬度為W，線(xiàn)間距離為D，基板厚度為H，且兩條微帶線(xiàn)的參數(shù)設(shè)置完全相同。兩微帶線(xiàn)參數(shù)初步設(shè)定為:L

91、=40mm，W=0.5mm，基板厚度H=0.3mm。</p><p>　　圖3.1串?dāng)_仿真模型</p><p>　　微帶線(xiàn)特性阻抗的計(jì)算公式為:</p><p><b>　　(3-1)</b></p><p>　　式中，T為微帶線(xiàn)厚度。仿真中忽略微帶線(xiàn)厚度對(duì)串?dāng)_的影響，由公式3-1可得微帶線(xiàn)阻抗為50。</p>

92、;<p>　　如圖3.1(b)所示，發(fā)射線(xiàn)端口Pl為干擾源端，發(fā)射線(xiàn)和接收線(xiàn)各端都分別以微帶線(xiàn)的特性阻抗50匹配連接(防止終端不匹配而造成的反射對(duì)串?dāng)_的影響)，則兩條傳輸線(xiàn)可看成一個(gè)兩端口網(wǎng)絡(luò)，其網(wǎng)絡(luò)參數(shù) (即 (Pl，P3))和 (即(Pl，P4))分別表示發(fā)射線(xiàn)對(duì)接收線(xiàn)的近端串?dāng)_和遠(yuǎn)端串?dāng)_。</p><p>　　3．2 各參數(shù)對(duì)串?dāng)_的影響及仿真</p><p>　　3.2

93、.1 信號(hào)頻率對(duì)串?dāng)_強(qiáng)度的影響</p><p>　　一般信號(hào)都可以分解成不同頻率不同幅度正弦波的疊加，因此研究電路板兩微帶線(xiàn)間的串?dāng)_隨單一正弦波頻率變化的規(guī)律具有普遍意義。為更好的反映串?dāng)_隨頻率變化的規(guī)律，仿真了線(xiàn)間距D分別為1mm和3mm兩種不同情況下的串?dāng)_隨頻率變化，結(jié)果如所示。</p><p>　　dB綠線(xiàn)L=4cm,H=0.3mm,D=1mm; dB紫線(xiàn)L=4cm,H=0.3mm,

94、D=1mm</p><p>　　dB藍(lán)線(xiàn)L=4cm,H=0.3mm,D=3mm; dB紅線(xiàn)L=4cm,H=0.3mm,D=3mm</p><p>　　圖3.2 串?dāng)_強(qiáng)度隨頻率變化圖</p><p>　　由圖3.2可見(jiàn)，不同間距條件下串?dāng)_強(qiáng)度隨頻率的變化規(guī)律:在低頻段，無(wú)論是遠(yuǎn)端串?dāng)_還是近端串?dāng)_，其強(qiáng)度都隨信號(hào)頻率呈線(xiàn)性關(guān)系;在高頻段，近端串?dāng)_()隨頻率呈現(xiàn)強(qiáng)烈的周期

95、震蕩特征，而遠(yuǎn)端串?dāng)_()隨頻率變化則呈現(xiàn)出較為微弱的周期震蕩特征。這主要是因?yàn)楦行源當(dāng)_和容性串?dāng)_到近端和遠(yuǎn)端的長(zhǎng)度不盡相同。在低頻段時(shí)兩類(lèi)串?dāng)_信號(hào)到達(dá)端口處的相位相當(dāng)，兩類(lèi)串?dāng)_的合成信號(hào)的相位對(duì)幅度影響不大;而在高頻段時(shí)兩類(lèi)串?dāng)_信號(hào)在不同頻率下到端口時(shí)的相位相差很大，此時(shí)，兩類(lèi)干擾的合成信號(hào)的幅度就會(huì)隨相位變化而周期性變化，因而幅度隨頻率呈現(xiàn)出明顯的周期震蕩特性。</p><p>　　3.2.2 介質(zhì)板厚度對(duì)串?dāng)_

96、的影響</p><p>　　研究介質(zhì)板厚度對(duì)串?dāng)_強(qiáng)度的影響，由公式(3-1)可知，必須保持微帶線(xiàn)特性阻抗為50，結(jié)合建模時(shí)參數(shù)選取的計(jì)算可得，無(wú)論介質(zhì)板厚度如何變化，微帶線(xiàn)寬度與介質(zhì)板厚度的比值，w/h=1.85為恒定值[9]。因此，在滿(mǎn)足這一條件的情況下，仿真建模時(shí)需注意:設(shè)置參數(shù)要做到微帶線(xiàn)模型中的線(xiàn)寬和參考層高度兩者始終保持著1.85的比例。仿真模型中的其他參數(shù)仍選用模型的初始參數(shù):走線(xiàn)長(zhǎng)度Z=30mm，兩

97、走線(xiàn)相鄰邊緣的距離始終保持為2.0mm，在1GHz到15GHz頻段范圍內(nèi)，取單點(diǎn)信號(hào)頻率1GHz、5GHz、9GHz、13GHz時(shí)，仿真計(jì)算介質(zhì)板厚度h范圍為 [200，700]，串?dāng)_強(qiáng)度隨參考層厚度變化的仿真結(jié)果如圖3.3所示。</p><p>　　圖3.3路板介質(zhì)板厚度變化對(duì)串?dāng)_強(qiáng)度的仿真</p><p>　　由圖3.3(a)可見(jiàn)，在頻率為1GHZ和5GHZ時(shí)，近端串?dāng)_和遠(yuǎn)端串?dāng)_強(qiáng)度均

98、隨著介質(zhì)板厚度的增加而增加，特別在[0，400]范圍內(nèi)串?dāng)_強(qiáng)度隨介質(zhì)板厚度變化的很快，隨介質(zhì)板厚度繼續(xù)增大時(shí)，它們的變化逐漸變緩，當(dāng)h>600時(shí)，介質(zhì)板厚度的變化基本不會(huì)再影響串?dāng)_強(qiáng)度。這些情況主要是因?yàn)楫?dāng)印刷電路板表層的微帶線(xiàn)走線(xiàn)與介質(zhì)板的底層(模型的參考層)很近時(shí)，模型中表層微帶線(xiàn)就會(huì)與介質(zhì)板底層的藕合現(xiàn)象十分突出，此時(shí)，微帶線(xiàn)和微帶線(xiàn)之間的藕合現(xiàn)象非常小，不能在電路中起主導(dǎo)作用。當(dāng)微帶線(xiàn)與介質(zhì)板底層的間距增加時(shí)，微帶線(xiàn)與介質(zhì)

99、板底層的藕合作用就會(huì)逐漸減弱，而微帶線(xiàn)與微帶線(xiàn)之間的藕合作用就會(huì)逐漸增大。隨著印刷電路板表層的微帶線(xiàn)與介質(zhì)板底層的距離繼續(xù)增加到一定數(shù)值時(shí)，微帶線(xiàn)和介質(zhì)板底層的禍合作用就變得很弱小，從而基本不會(huì)影響到印刷電路板上兩平行線(xiàn)之間串?dāng)_強(qiáng)度的變化。如圖3.3 (b)，在頻率為9GHz和13GHz時(shí)，兩平行線(xiàn)之間的遠(yuǎn)端串?dāng)_強(qiáng)度變化規(guī)律是，在仿真計(jì)算的范圍內(nèi)整體趨勢(shì)為不斷增加，但曲線(xiàn)走勢(shì)基本平緩，它們的變化與圖3.3 (a)圖中的遠(yuǎn)端串?dāng)_曲線(xiàn)相比，

100、沒(méi)有隨著介質(zhì)板厚度的變化而有明顯的變化。圖3.3 </p><p>　　3.2.3 微帶線(xiàn)長(zhǎng)度對(duì)串?dāng)_的影響</p><p>　　由文獻(xiàn)[10]可得：仿真模型參數(shù)采用初始參數(shù)，介質(zhì)板厚度h=0.2mm，線(xiàn)寬w=0.37mm，走線(xiàn)間距d=2mm，在 1GHz到 15GHz頻段范圍內(nèi)，取單點(diǎn)信號(hào)頻率1GHz、5GHz、9GHz、13GHz時(shí)，仿真計(jì)算走線(xiàn)長(zhǎng)度范圍[5mm，50mm]，串?dāng)_強(qiáng)度隨長(zhǎng)

101、度變化的仿真結(jié)果見(jiàn)圖3.4。由圖3.4 (a)可知，在1GHz和5GHz時(shí)，近端串?dāng)_和遠(yuǎn)端串?dāng)_強(qiáng)度都隨并行長(zhǎng)度增加而增大。小于38mm的范圍內(nèi)，串?dāng)_強(qiáng)度增加的趨勢(shì)平穩(wěn)，在38mm處近端串?dāng)_增加明顯遠(yuǎn)端串?dāng)_強(qiáng)度則出現(xiàn)了下降，這是由于所選取的微帶線(xiàn)長(zhǎng)度對(duì)應(yīng)的相位差很大引起的，當(dāng)大于40mm時(shí)，趨近平緩，但曲線(xiàn)總體趨勢(shì)為隨著長(zhǎng)度的增加，串?dāng)_強(qiáng)度增強(qiáng)。由圖3.4 (b)可知，在9GHz和 13GHz時(shí)，近端串?dāng)_和遠(yuǎn)端串?dāng)_強(qiáng)度基本變化趨勢(shì)與(a)

102、圖相同，只是近端串?dāng)_曲線(xiàn)在小于38mm的范圍內(nèi)，出現(xiàn)一些微小的震蕩，遠(yuǎn)端串?dāng)_曲線(xiàn)在計(jì)算范圍內(nèi)也存在微小的震蕩。這主要是因?yàn)橥瑯訔l件下，高頻時(shí)走線(xiàn)的電氣長(zhǎng)度比在低頻時(shí)的走線(xiàn)電氣長(zhǎng)度更大，容性串?dāng)_和感性串?dāng)_到達(dá)遠(yuǎn)端端口時(shí)相位相差很大引起的。而在同一頻率下隨著走線(xiàn)長(zhǎng)度的增加，串?dāng)_強(qiáng)度增加就是因?yàn)閭鬏斁€(xiàn)</p><p>　　圖3.4微帶線(xiàn)走線(xiàn)長(zhǎng)度變化對(duì)串?dāng)_強(qiáng)度的仿真結(jié)果</p><p>　　從另外

103、一個(gè)角度分析，當(dāng)變量為微帶線(xiàn)走線(xiàn)長(zhǎng)度時(shí)，在四個(gè)不同的頻率下，比較遠(yuǎn)端串?dāng)_強(qiáng)度，可以發(fā)現(xiàn)無(wú)論長(zhǎng)度怎么變化，隨著頻率的增加遠(yuǎn)端串?dāng)_強(qiáng)度在不斷的增大。</p><p>　　3.2.4 微帶線(xiàn)間距對(duì)串?dāng)_的影響</p><p>　　仿真模型參數(shù)采用初始參數(shù)，走線(xiàn)長(zhǎng)度l=30mm，介質(zhì)板厚度h=0.2mm，線(xiàn)寬w=0.37mm，在1GHz到15GHz頻段范圍內(nèi)，取單點(diǎn)信號(hào)頻率1GHz、5GHz、9GH

104、z、13GHz時(shí)，仿真計(jì)算微帶線(xiàn)間距范圍[1mm，6mm]，串?dāng)_強(qiáng)度隨微帶線(xiàn)間距變化的仿真[10]結(jié)果見(jiàn)圖3.5。</p><p>　　圖3.5微帶線(xiàn)間距變化對(duì)串?dāng)_強(qiáng)度的仿真結(jié)果</p><p>　　由圖3.5 (a)可知，在1GHz和5GHz時(shí)，遠(yuǎn)端串?dāng)_強(qiáng)度和近端串?dāng)_強(qiáng)度都隨走線(xiàn)間距增大而減小。當(dāng)間距從1mm增加時(shí)，兩串?dāng)_強(qiáng)度快速減小;但隨著間距的繼續(xù)增加時(shí)，串?dāng)_減小的速度逐漸變緩。這主

105、要是因?yàn)楫?dāng)兩微帶線(xiàn)靠得很近時(shí)，互容和互感都會(huì)更顯著，串?dāng)_也就相應(yīng)地增大。很明顯，當(dāng)微帶線(xiàn)走線(xiàn)間距增大到一定程度時(shí)，繼續(xù)增加走線(xiàn)間的距離已不能明顯改善兩線(xiàn)間的串?dāng)_強(qiáng)度。由圖3.5 (b)可知，在9GHz和13GHz時(shí)，遠(yuǎn)端串?dāng)_和近端串?dāng)_隨走線(xiàn)間距的增大而減小，這個(gè)規(guī)律和圖3.5 (a)一致，說(shuō)明在我們研究的頻率范圍內(nèi)，隨著微帶線(xiàn)間距的增加，串?dāng)_強(qiáng)度都是逐漸減小，不會(huì)因?yàn)轭l率的不同而受影響。在圖3.5 (b)中可以看出，尤其是近端串?dāng)_，當(dāng)間