高速多通道采樣系統(tǒng)關(guān)鍵技術(shù)研究與實(shí)現(xiàn).pdf

1、隨著數(shù)字信號(hào)處理技術(shù)的不斷發(fā)展和完善，在工程應(yīng)用領(lǐng)域，如軟件無線電、測(cè)試等，把模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后再進(jìn)行處理已成為主流的方案。然而隨著待測(cè)信號(hào)的高頻化，對(duì)數(shù)據(jù)采集系統(tǒng)的采樣頻率和采樣精度都提出了更高的要求，隨之帶來的是系統(tǒng)的復(fù)雜度和難度大幅提高。如何設(shè)計(jì)功能完善、性能優(yōu)異的高速信號(hào)采樣系統(tǒng)具有很好的研究意義和實(shí)用價(jià)值。
　　本課題是采樣率為4GSPS，采樣精度為8bit的高速8通道數(shù)據(jù)采集系統(tǒng)的關(guān)鍵技術(shù)研究與實(shí)現(xiàn)。通過仿真研究

2、和驗(yàn)證，將系統(tǒng)指標(biāo)分解到了各個(gè)子模塊；針對(duì)時(shí)間交替結(jié)構(gòu)的高速ADC中存在的偏置失配(offset mismatch)、增益失配(gain mismatch)、相位失配(time skew)等誤差，進(jìn)行了詳細(xì)地理論分析和Matlab建模，推導(dǎo)出了采樣結(jié)果中的頻譜雜散的位置和幅度?；谝陨瞎ぷ?，制定了相應(yīng)的ADC校準(zhǔn)方案。此外針對(duì)高速ADC數(shù)據(jù)傳輸中存在的亞穩(wěn)態(tài)和多引腳數(shù)據(jù)不齊等問題，對(duì)時(shí)鐘和數(shù)據(jù)的路徑延時(shí)進(jìn)行了理論分析，提出了一種引入FP

3、GA的IODelay原語以實(shí)現(xiàn)可調(diào)節(jié)ADC各引腳的數(shù)據(jù)延時(shí)的方案，設(shè)計(jì)了針對(duì)亞穩(wěn)態(tài)現(xiàn)象的數(shù)據(jù)中心與時(shí)鐘邊沿對(duì)齊算法與針對(duì)數(shù)據(jù)不齊的多引腳數(shù)據(jù)自動(dòng)對(duì)齊算法，給出了算法流程并在FPGA中進(jìn)行了實(shí)現(xiàn)。
　　最后進(jìn)行了軟/硬件調(diào)試，從功能實(shí)現(xiàn)上驗(yàn)證了數(shù)據(jù)中心與時(shí)鐘邊沿對(duì)齊算法與多引腳數(shù)據(jù)自動(dòng)對(duì)齊算法的有效性，亞穩(wěn)態(tài)和數(shù)據(jù)延時(shí)不同的問題得到解決，ADC數(shù)據(jù)能夠正確傳輸；通過對(duì)ADC的偏置失配、增益失配、相位失配進(jìn)行校準(zhǔn)，采樣頻譜變得純凈。測(cè)