SRAMIP實(shí)速測(cè)試系統(tǒng)設(shè)計(jì)與測(cè)試.pdf

1、隨著集成電路特征尺寸不斷減小和電路工作頻率的不斷提高，存儲(chǔ)器故障不再是簡(jiǎn)單的功能故障，由于電路的微弱延時(shí)引起的性能故障也成為了集成電路設(shè)計(jì)和測(cè)試中必須考慮的問題。本文以存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)作為基礎(chǔ)，研究靜態(tài)隨機(jī)存儲(chǔ)器SRAM實(shí)速測(cè)試芯片的設(shè)計(jì)及測(cè)試，提出了一種基于改進(jìn)的算法設(shè)計(jì)的BIST系統(tǒng)，并利用此BIST擴(kuò)展設(shè)計(jì)了實(shí)速測(cè)試系統(tǒng)，同時(shí)分析了存儲(chǔ)器實(shí)速測(cè)試的原理，以所設(shè)計(jì)的實(shí)速測(cè)試芯片對(duì)SRAMIP進(jìn)行了測(cè)試。
　　 SRAM實(shí)

2、速測(cè)試的測(cè)試對(duì)象是SRAMIP的功能測(cè)試和性能測(cè)試。對(duì)于功能測(cè)試，本文首先分析了存儲(chǔ)器常見的故障類型，研究了幾種普遍采用的存儲(chǔ)器測(cè)試算法，在此基礎(chǔ)上提出了一種由改進(jìn)MarchC+算法和棋盤法測(cè)試結(jié)合的測(cè)試圖形產(chǎn)生機(jī)制，改進(jìn)后的算法可以有效地檢測(cè)傳統(tǒng)MarchC算法不能檢測(cè)的耦合失效和臨近圖形敏感失效?；诟倪M(jìn)的算法，以自頂向下的理念設(shè)計(jì)了內(nèi)建自測(cè)試電路并予以硬件實(shí)現(xiàn)和仿真，仿真結(jié)果標(biāo)明所設(shè)計(jì)的BIST能夠在多數(shù)據(jù)背景下以較快速度遍歷。所

3、設(shè)計(jì)的BIST電路實(shí)現(xiàn)了較高的故障檢查覆蓋率和較快的測(cè)試速度，具有良好的復(fù)用性。
　　 對(duì)于SRAM的性能測(cè)試，本文對(duì)所設(shè)計(jì)的BIST進(jìn)行擴(kuò)展,加入全數(shù)字鎖相環(huán)和延時(shí)鏈電路。利用ADPLL產(chǎn)生的高頻時(shí)鐘和片外可調(diào)選項(xiàng)提供芯片模擬用戶使用的多頻率測(cè)試環(huán)境，利用延時(shí)電路和片外可調(diào)選項(xiàng)量取SRAM的存取時(shí)間等性能參數(shù)。本文對(duì)實(shí)速測(cè)試芯片量取SRAM性能參數(shù)的原理和測(cè)試過程做了詳盡敘述，并在25℃TT工藝角400MHz至設(shè)計(jì)預(yù)仿真值頻率