X波段頻率綜合器的研究.pdf

1、隨著通信、雷達技術(shù)的不斷進步，對其關(guān)鍵技術(shù)即頻率綜合器的性能要求也越來越高，工程應(yīng)用中總是希望能有一個性能優(yōu)良、成本適中的頻率源?，F(xiàn)代頻率綜合器主要基于倍頻、DDS、鎖相環(huán)等基本電路技術(shù)來實現(xiàn)的。本文針對低成本、低相噪、極小步進的要求，采用單片機控制的基于Delta-Sigma數(shù)字調(diào)制原理的分頻器與鑒相器，實現(xiàn)了所要求的頻率綜合器的指標。同時，又對另一種DDS在前端激勵鎖相環(huán)的方案進行了嘗試，作為前一種方案性能的縱向比對。
　　

2、 現(xiàn)代頻率合成技術(shù)引進了數(shù)字調(diào)制中的Delta-Sigma理論，使得鎖相環(huán)可以在不改變參考頻率的前提下，獲得小數(shù)倍頻的輸出，從而取得極小的頻率步進。針對這一點，本文首先對Delta-Sigma理論進行了深入探究和討論，并分析了環(huán)路帶寬的影響以及相位噪聲的優(yōu)化與改善小數(shù)分頻的雜散之間的矛盾。接著論文以芯片HMC700為核心，根據(jù)具體的課題情況搭載了由HMC506VCO，低噪聲運算放大器AD797以及若干低壓差穩(wěn)壓源組成的高階環(huán)路，并配置外

3、設(shè)鍵盤模塊和液顯模塊1602，完成了X波段Delta-Sigma頻率綜合器電路的設(shè)計。
　　 論文完成了該電路的調(diào)試工作，完成的X波段頻率綜合器采用10MHz為參考，輸出功率約10dBm，調(diào)諧范圍為8GHz到8.22GHz，最小頻率步進為1KHz，鑒相雜散抑制大于50dB。輸出頻率為10MHz的整數(shù)倍時，典型相位噪聲值優(yōu)于-89dBc@10KHz，這與根據(jù)手冊估算出的極限相位噪聲值相當。當輸出頻率的步進取到1KHz時，典型的相位

4、噪聲優(yōu)于-75dBc@10KHz，近端的小數(shù)雜散已經(jīng)淹沒在相位噪聲中不可見，能滿足大多數(shù)方面的應(yīng)用和需要。
　　 之后文章介紹了頻率綜合器中的常見方案DDS激勵PLL，分析了它的原理并對這一方案作了實物嘗試，以便和Delta-Sigma調(diào)制的鎖相環(huán)進行一個橫向上的對比。
　　 研究發(fā)現(xiàn)，盡管理論上DDS的輸出可以獲得比較好的相位噪聲，但是實際上DDS輸出的頻譜相位噪聲很難做到極好。實際做出的DDS輸出相位噪聲的典型值在輸