小尺寸背照式CMOS圖像傳感器像素結(jié)構(gòu)研究.pdf

1、隨著CMOS工藝水平的提高與諸多技術(shù)瓶頸的解決,CMOS圖像傳感器憑借低功耗、低成本、小體積、可隨機(jī)讀取等一系列優(yōu)點(diǎn),在平板電腦、智能手機(jī)等智能終端實(shí)現(xiàn)了廣泛應(yīng)用。其中,背照式圖像傳感器正是幫助 CMOS圖像傳感器實(shí)現(xiàn)廣泛應(yīng)用的主要力量。背照式圖像傳感器不僅消除了早期 CMOS傳感器噪聲較大的問題,且大幅改善了像素單元感光能力的先天不足,使得背照式像素成為CMOS圖像傳感器的主流。但隨著工藝尺寸與像素尺寸縮小,背照式CIS的發(fā)展遇到了新

2、的問題。本課題即從優(yōu)化像素結(jié)構(gòu)的角度,針對(duì)目前背照式CIS亟待解決的滿阱容量不足及嚴(yán)重的電學(xué)串?dāng)_問題進(jìn)行研究,使其從基礎(chǔ)上突破目前 CIS的技術(shù)瓶頸。
　　為改善小尺寸背照式 CMOS圖像傳感器像素滿阱容量不足的缺點(diǎn),本文基于提高光電二極管電容的角度,提出了一種通過改變光電二極管結(jié)構(gòu)來提升滿阱容量的新方法。在新結(jié)構(gòu)中,光生電子被存儲(chǔ)在傳統(tǒng)N埋層與延展的N埋層中,并由一個(gè)沿縱向插入的P型層幫助增加的電子實(shí)現(xiàn)全耗盡,該結(jié)構(gòu)可實(shí)現(xiàn)阱容量

3、的有效擴(kuò)展。此外,為研究背照式像素中嚴(yán)重的電學(xué)串?dāng)_問題,本文建立了小尺寸BSI像素間的串?dāng)_物理模型,研究了背照式像素低串?dāng)_優(yōu)化方案。提出了一種應(yīng)用于背照式像素的新型防串?dāng)_結(jié)構(gòu),該結(jié)構(gòu)從像素器件層背面刻蝕出溝槽隔離區(qū)域,可針對(duì)背照式像素中電學(xué)串?dāng)_主要發(fā)生在背表面的特點(diǎn)進(jìn)行有效抑制。
　　仿真結(jié)果顯示,經(jīng)新光電二極管結(jié)構(gòu)優(yōu)化后,像素單元滿阱容量可由1289e-擴(kuò)展至6390e-,實(shí)現(xiàn)了359.8％的有效擴(kuò)展,且將520nm波長(zhǎng)的量子效

4、率提升了6.3%,同時(shí)結(jié)構(gòu)上的優(yōu)化可使復(fù)位后的最大電子濃度下降6個(gè)數(shù)量級(jí)實(shí)現(xiàn)電荷的全耗盡,使圖像拖尾性能得到極大改善。研究結(jié)果同時(shí)顯示,經(jīng)新型防串?dāng)_結(jié)構(gòu)優(yōu)化后,像素單元間可實(shí)現(xiàn)串?dāng)_電荷的有效隔離。且當(dāng) BTI槽深為器件層深度3/4時(shí),鄰近像素串?dāng)_量可由32.73%降至10%以下。尤其當(dāng)背面溝槽為4um時(shí),主從像素間電學(xué)串?dāng)_可實(shí)現(xiàn)99.8%的抑制。本設(shè)計(jì)為高效擴(kuò)展小尺寸像素的滿阱容量、抑制背照式像素嚴(yán)重的短波串?dāng)_,提供了一條較為有效的解決