面向RFIC的靜電防護寄生優(yōu)化設計.pdf

1、隨著集成電路工藝尺寸的不斷縮小以及芯片性能的提高，更多電路設計的關注點被轉移到了可靠性設計上來，靜電防護(ESD)設計是集成電路可靠性中相當重要的一環(huán)，而對于射頻集成電路(RFIC)而言，其靜電防護設計相對于數字/模擬集成電路由于電路的高頻特性，寄生效應的影響變得不可忽視，一味提高防護能力所帶來的內部核心電路性能的退化成為了不得不考慮的關鍵因素。本文針對SiGe工藝下的全芯片 RF-ESD防護設計，從寄生效應優(yōu)化原理分析，寄生參數電路模

2、型仿真，以及器件結構級與電路結構級的防護結構改進優(yōu)化幾個方面以及全芯片ESD防護的觀點出發(fā)，分別闡述了RF-ESD設計的重難點問題、RF電路設計的ESD寄生效應測試提取問題、輸入/輸出口防護結構設計問題和電源箝位電路防護結構設計問題。
　　本文通過器件結構改進、器件形狀改進以及電路去耦優(yōu)化三個方向對I/O口的防護電路進行優(yōu)化設計，分析了多個方案的具體細節(jié)參數信息，包括能夠防止達林頓效應并使得sub型二極管可以級聯的深N阱結構、能將

3、二極管內外寄生效應降到最低的 DTI深槽隔離結構、能在保持防護能力不變的同時降低寄生效應的多邊形空心二極管結構、引入電感去耦合的電路結構以及分布式電路結構的防護網絡，分別評價了它們的優(yōu)缺點，并特別對器件結構改進中的DTI深槽隔離結構雙二極管防護網絡進行了流片測試，測試結果指出新型的防護二極管在應用中將其所具有的寄生電容減小約4.6fF，最終的寄生電容僅為原二極管結構的85％。電源箝位電路方面，本文介紹ESD電源箝位電路的分類，其中包括僅

4、由電壓觸發(fā)的級聯二極管結構、SCR結構和GGNMOS結構，電壓與頻率共同觸發(fā)的二極管電阻檢測電源箝位電路，以及僅由頻率觸發(fā)的RC動態(tài)檢測電路；主要分析了各類電源箝位電路的優(yōu)缺點，設計中所需要關心的核心參數，相應的優(yōu)化，著重提出了一種具有三級反相器隔離結構的RC動態(tài)檢測電源箝位電路，并分析了該結構的防護能力以及在誤觸發(fā)時間上進行優(yōu)化的結果，結果表明，在防護能力不變的情況下，新結構的誤觸發(fā)時間同比減小了將近30%。最后，針對文中存在的不足以