橫向變厚度SOI LDMOS的結(jié)構(gòu)和工藝設(shè)計(jì)技術(shù)研究.pdf

1、SOI橫向功率器件是SOI功率集成電路(PowerIntegratedCircuit,PIC)和SOI單片功率系統(tǒng)(PowerSystemOnaChip,PSOC)的核心器件，高電壓大電流是其工作的基本狀態(tài)，但是由于材料結(jié)構(gòu)的特殊性，SOI中的埋層不但阻止了襯底參與耐壓，而且強(qiáng)烈惡化了橫向電場(chǎng)，使得擊穿電壓急劇降低。雖然眾多研究人員提出了各種各樣的措施來改善SOI的擊穿特性，但是卻又帶來導(dǎo)通電阻增加以及為了制造某些特殊結(jié)構(gòu)使得制造成本增

2、加的副作用，同時(shí)對(duì)器件性能的改善也很有限。
　　 本課題組提出了一種新型橫向耐壓技術(shù)——橫向變厚度(VariedLateralThickness,VLT)技術(shù)，初步研究表明，基于此技術(shù)設(shè)計(jì)的SOILDMOS器件，具有擊穿電壓高、導(dǎo)通電阻小的特點(diǎn)。VLT技術(shù)的最大難點(diǎn)在于從工藝上如何制造從源到漏逐漸變化的漂移區(qū)厚度，為此本文從以下幾個(gè)方面對(duì)這種新型橫向耐壓技術(shù)的制造工藝進(jìn)行了研究。首先研究了SOIVLTLDMOS的基本結(jié)構(gòu)，耐壓機(jī)

3、理以及漂移區(qū)摻雜濃度、漂移區(qū)長(zhǎng)度、頂層硅厚度、埋氧層厚度對(duì)擊穿特性的影響。其次對(duì)單窗口LOCOS進(jìn)行了研究，得到其氧化層輪廓模型，通過仿真對(duì)比，此模型與實(shí)際結(jié)果吻合相當(dāng)良好，從而證實(shí)了本模型的正確性和合理性。進(jìn)而提出采用多窗口LOCOS法來形成VLT漂移區(qū)結(jié)構(gòu)，建立了用于優(yōu)化窗口寬度、間距和數(shù)目的數(shù)學(xué)模型，開發(fā)了用于優(yōu)化窗口尺寸和位置的計(jì)算機(jī)程序，并對(duì)工藝容差進(jìn)行了分析。最終通過工藝模擬仿真設(shè)計(jì)出了有效長(zhǎng)度分別為15μm和46μm的VL

4、T漂移區(qū)結(jié)構(gòu)，證實(shí)了模型的正確性。最后設(shè)計(jì)了一種制造SOIVLTLDMOS的CMOS兼容工藝，通過工藝和器件聯(lián)合仿真來調(diào)整工藝參數(shù)和條件，確定了最佳的工藝參數(shù)和實(shí)驗(yàn)條件，并詳細(xì)研究了漂移區(qū)長(zhǎng)度為15μm的SOIVLTLDMOS的工藝流程設(shè)計(jì)，數(shù)值仿真結(jié)果表明，該新型器件的漂移區(qū)電場(chǎng)趨于理想的常數(shù)分布，其最大擊穿電壓達(dá)328V，漂移區(qū)濃度為7.6e15cm-3,比具有相同幾何參數(shù)的RESURF結(jié)構(gòu)器件分別提高了約29.13％和130.3％