基于FPGA的低功耗電機控制芯片的設計與研究.pdf

1、本文采用坐標變換方法，建立了永磁同步電機(PMSM)在兩相旋轉(zhuǎn)d-q坐標系下的數(shù)學模型，并利用空間矢量脈寬調(diào)制(SVPWM)技術，給出了PMSM矢量控制方案。在此基礎上，采用“自上而下”的設計方法，完成了基于可編程邏輯門陳列(FPGA)的PMSM控制芯片的片上規(guī)劃：利用片內(nèi)邏輯單元(LE)，以硬件方式實現(xiàn)電流環(huán)電路的設計；利用NIOSⅡ軟核以軟件方式實現(xiàn)速度環(huán)PI調(diào)節(jié)算法。介紹了FPGA低功耗設技術，然后在QuartusⅡ工具下以硬件描

2、述語言VHDL與原理圖相結(jié)合的輸入方式，采用系統(tǒng)級、算法結(jié)構(gòu)級和寄存器傳輸級的功耗優(yōu)化技術，對芯片硬件設計進行功耗優(yōu)化，并利用PowerPlay Power Analyzer工具完成功耗分析。提出了查表法與傳統(tǒng)坐標旋轉(zhuǎn)數(shù)字計算方法(CORDIC)相結(jié)合的改進型CORDIC算法，解決了傳統(tǒng)CORDIC算法流水線級數(shù)多、功耗大的問題，將CORDIC IP核的功耗降低了28.5％；采用了基于調(diào)制函數(shù)的SVPWM實現(xiàn)方法，解決了典型實現(xiàn)方法算法

3、復雜、不易數(shù)字實現(xiàn)的困難，將SVPWM IP核的功耗降低了55.53％；利用IP核門控時鐘技術管理芯片硬件各子模塊的時鐘信號，減少了子電路信號的無效翻轉(zhuǎn)，使芯片硬件的整體功耗降低了17.87％。在NIOSⅡ IDE開發(fā)工具下，編寫了軟件主程序、定時器服務子程序和速度環(huán)PI調(diào)節(jié)算法程序，完成了芯片軟件設計，與硬件設計一起搭建了一個功能完整的片上可編程系統(tǒng)(SOPC)。最終，完成了一顆基于FPGA的硬件動態(tài)功耗僅為58.47mW的PMSM控