基于余數(shù)系統(tǒng)(RNS)的低功耗電路設(shè)計(jì).pdf

1、最近幾十年，有形數(shù)字產(chǎn)品向著小、快、新的目標(biāo)大踏步前進(jìn)，半導(dǎo)體工藝尺寸不斷縮小，集成度不斷上升。然而數(shù)字電路的快速發(fā)展急劇地驅(qū)動(dòng)著對低功耗系統(tǒng)的需求，功耗問題日益突出。與此同時(shí)，集成電路行業(yè)的摩爾定律業(yè)已發(fā)展到了盡頭：繼續(xù)縮小半導(dǎo)體工藝尺寸不僅會(huì)增加電路的功耗也會(huì)引入噪聲誤差，這將嚴(yán)重影響集成電路的功耗和運(yùn)算性能。因此，低功耗電路設(shè)計(jì)已成為目前的研究重點(diǎn)。
　　數(shù)字集成電路的功耗與供電電壓的平方成正比，因此最為直接的降低功耗的方式

2、就是降低供電電壓，而目前被廣泛地認(rèn)同的一個(gè)降低功耗的方法是電壓縮放（Voltage Scaling，VOS）[1]-[2]。隨著互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor，CMOS）器件的特性尺寸達(dá)到納米級(jí)，降低供電電壓過后帶來的深亞微米（Deep Submicron，DSM）噪聲的影響將成為可靠計(jì)算不可抗拒的障礙，這主要是由于降低電壓過后，原電路的關(guān)鍵路徑時(shí)延對運(yùn)算的影響加大，

3、造成運(yùn)算出錯(cuò)。為了避免低電壓下電路運(yùn)算性能降低，一個(gè)行之有效的方法就是縮短原電路的關(guān)鍵路徑達(dá)到既保證運(yùn)算性能又降低電路功耗的目的。
　　基于上述思想，本文首先詳細(xì)介紹了余數(shù)系統(tǒng)（Residue Number System，RNS），這是一種不同于二進(jìn)制（Binary Number System，BNS）的數(shù)域，可以將較長的關(guān)鍵路徑拆分為幾個(gè)較短的并行通道，縮短關(guān)鍵路徑，這樣可以使得電路在電壓降低后依然能夠正常工作從而實(shí)現(xiàn)在不影響電

4、路性能的前提下達(dá)到降低功耗的目的。然后基于余數(shù)域設(shè)計(jì)并實(shí)現(xiàn)了傳統(tǒng)的RNS4模和5模的1024點(diǎn)FFT的硬件結(jié)構(gòu)，并用DC和Hspice軟件得到相應(yīng)的電路功耗和錯(cuò)誤概率模型，通過對比分析理論結(jié)果和實(shí)測結(jié)果，驗(yàn)證了 VOS的低功耗性。為了進(jìn)一步提高 RNS的可行性和實(shí)用性，基于目前RNS所面的臨縮放問題，本文根據(jù)嚴(yán)謹(jǐn)?shù)臄?shù)學(xué)推導(dǎo)得到了RNS溢出定理，并基于此提出了基于RPR（Reduced Precision Redundancy，縮減精度的