電荷泵鎖相環(huán)的壓控振蕩器設(shè)計.pdf

1、隨著片上系統(tǒng)(SoC，System on Chip)技術(shù)的發(fā)展，提供系統(tǒng)時鐘的鎖相環(huán)(PLL，Phase Locked Loop)已經(jīng)成為SoC的重要組成部分，PLL的性能對整個SoC系統(tǒng)的性能有重要影響。CMOS壓控振蕩器(VCO，Voltage ControlledOscillator)由于具有頻率可控的優(yōu)點而成為PLL內(nèi)部振蕩器的主流設(shè)計形式。本文采用SMIC0.35um工藝設(shè)計一種具有較大頻率調(diào)節(jié)范圍和低噪聲的差分環(huán)形壓控振蕩器

2、作為PLL內(nèi)部的頻率源，該PLL可應(yīng)用于高速D/A、A/D轉(zhuǎn)換器等電路的設(shè)計。 在介紹振蕩器基本原理的基礎(chǔ)上，首先分析環(huán)形振蕩器的結(jié)構(gòu)，并結(jié)合具體性能指標(biāo)的要求選定負(fù)載控制型六級環(huán)形壓控振蕩器的結(jié)構(gòu)進行設(shè)計。隨后給出了完整的設(shè)計過程，包括電路設(shè)計和版圖設(shè)計。作為一個重要的設(shè)計環(huán)節(jié)，在設(shè)計的最初階段針對VCO做了基于Verilog_A的行為建模與仿真，由此得出的一些結(jié)論直接指導(dǎo)后續(xù)設(shè)計，同時也有效節(jié)省了設(shè)計和仿真時間。電路設(shè)計主要

3、包括偏置電路、環(huán)形振蕩器單元電路以及整形電路等內(nèi)容。特別地，為了減少PLL的鎖定時間，在偏置電路中引入限頻電路；為了給PLL提供全擺幅的是信號，在VCO的輸出電路后設(shè)計了整形電路。版圖設(shè)計是模擬混合信號電路設(shè)計的重要環(huán)節(jié)，為了減少版圖設(shè)計過程中可能引入的噪聲和干擾，本文還給出了基于匹配、對稱、屏蔽干擾等方面的版圖設(shè)計。 利用HSPICE和Spectre以及混合信號仿真工具Nanosim，對相關(guān)電路進行了布局布線前、后仿真。仿真結(jié)