定制指令與協(xié)處理器加速機制的研究.pdf

1、隨著微處理器性能的不斷提升，嵌入式系統(tǒng)應(yīng)用范圍的不斷擴大，日益增加的運算量和復(fù)雜度已經(jīng)稱為當(dāng)前嵌入式設(shè)計的關(guān)鍵問題。在數(shù)字媒體、汽車電子、可移動電視以及智能手機等領(lǐng)域，復(fù)雜多變的應(yīng)用需求使微處理器的運算能力面臨著巨大的挑戰(zhàn)。當(dāng)前主要的加速機制包括多核處理器加速、專用集成電路(ASIC)加速、基于可配置處理器的定制指令加速、協(xié)處理器加速(如FPGA/DSP等)等。分析和研究各種加速機制的優(yōu)缺點，為嵌入式系統(tǒng)加速機制的發(fā)展方向做一個有益的探

2、索是本論文的寫作目的。
　　 本學(xué)位論文圍繞定制指令加速和協(xié)處理器加速兩種機制的實現(xiàn)和驗證工作展開研究，重點研究了可配置處理器的設(shè)計方法學(xué)，定制指令和協(xié)處理器的設(shè)計方法，兩種加速機制的設(shè)計實現(xiàn)和加速性能比較，以及以處理器為中心的SOC驗證方法等。
　　 本論文的主要研究工作和創(chuàng)新點包括：
　　 (1)與項目組成員合作完成了“H.264視頻解碼芯片-VF1000”項目的設(shè)計和驗證工作，負(fù)責(zé)可配置處理器的生成和定制指

3、令的設(shè)計實現(xiàn)工作?；诙鄠€可配置處理器核和硬件加速模塊的SOC架構(gòu)，實現(xiàn)了VGA分辨率30fps解碼速度的視頻編解碼系統(tǒng)，成功地在多普達(dá)手機和惠普個人數(shù)字助理(PDA)上通過了測試。通過ARC公司的MetaWare軟件編譯調(diào)試集成環(huán)境分析算法瓶頸，并利用Architect2處理器配置工具生成配置CPU，集成設(shè)計的定制指令硬件描述來加速視頻編解碼系統(tǒng)。
　　 (2)研究了基于可配置處理器的設(shè)計方法學(xué)和可配置處理器的架構(gòu)，對H.26

4、4視頻編碼標(biāo)準(zhǔn)的量化和變化算法進(jìn)行了深入的研究。研究了基于可配置處理器的SOC設(shè)計方法學(xué)，提出了一種針可配置處理器的特性對當(dāng)前的SOC設(shè)計方法學(xué)進(jìn)行改進(jìn)的方法。研究了影響處理器性能提升的因素，定制指令實現(xiàn)對提高可配置處理器性能的影響，采用優(yōu)化調(diào)度算法和減少關(guān)鍵路徑運算級數(shù)的方法，以定制指令方式實現(xiàn)了變換和反變換、量化和反量化算法。在聯(lián)華電子(UMC)0.13μm工藝下實現(xiàn)，經(jīng)JVT參考測試碼流測試表明設(shè)計滿足在200MHz主頻下的實時處

5、理速度，并將該設(shè)計方法成功運用于微軟亞洲研究院(北京)的存儲系統(tǒng)加速項目研究中。
　　 (3)與項目組成員合作完成了高性能浮點協(xié)處理器的設(shè)計和驗證，主要負(fù)責(zé)協(xié)處理器的架構(gòu)設(shè)計和功能驗證工作。研究了基于SystemC的系統(tǒng)級建模方法，提出了一種綜合SystemC，Verilog HDL和VHDL等不同層次描述語言的快速系統(tǒng)模型設(shè)計方法，并設(shè)計實現(xiàn)了一種VFP-A協(xié)處理器的抽象層模型。該浮點協(xié)處理器通過ARM協(xié)處理器接口與主處理器連

6、接，兼容VFP11指令集。在乘法舍入方法的實現(xiàn)和寄存器堆的讀寫控制等方面均提出了新的實現(xiàn)方式。乘法舍入的實現(xiàn)通過將單精度和雙精度的舍入實現(xiàn)算法相結(jié)合，并將乘法的部分積譯碼和部分積壓縮緊密結(jié)合，從而構(gòu)成高速流水線乘法器，使乘法運算的速度加快、代價更小。在寄存器堆的讀寫控制方面通過給三條流水線分配優(yōu)先級，使優(yōu)先級高的流水線先寫寄存器堆，而優(yōu)先級相對低的流水線先將要寫入寄存器堆的數(shù)據(jù)寫入緩沖隊列。當(dāng)緩沖隊列中存在有效數(shù)據(jù)時先將緩沖隊列中的數(shù)據(jù)

7、寫入到寄存器堆中，同時將流水線中的數(shù)據(jù)寫入到緩沖隊列中。如果有多條流水線要進(jìn)行寫操作，但緩沖隊列中沒有足夠的空間進(jìn)行存儲，那么優(yōu)先級低的流水線就要先停止工作，直到有緩沖空間可以使用的實現(xiàn)方案。該方案降低了寄存器堆的功耗和占用面積。該浮點協(xié)處理器在90nm CMOS工藝下最高時鐘頻率可以達(dá)到600MHz，實現(xiàn)了一款具有高性能和低成本的浮點協(xié)處理器。
　　 (4)對比研究了代碼覆蓋率驅(qū)動和功能覆蓋率驗證方法的優(yōu)缺點，提出了一種將代碼

8、覆蓋率和功能覆蓋率兩種覆蓋率相結(jié)合來設(shè)計和完善測試用例，依據(jù)驗證目的和精確需求來選擇驗證IP模型的驗證方法。在驗證前期的模塊功能仿真驗證階段，基于白盒驗證策略對各個模塊進(jìn)行接口時序和內(nèi)部功能的驗證，以代碼覆蓋率作為一個衡量驗證程度的標(biāo)準(zhǔn)，通過分析覆蓋率不斷調(diào)整激勵向量以提高功能驗證效率。在集成驗證階段，采用總線功能模型代替硬件IP模塊，屏蔽了模塊內(nèi)部具體的邏輯實現(xiàn)。在系統(tǒng)驗證階段，系統(tǒng)內(nèi)模塊的功能需要集成到驗證的驗證特性集合中，采用抽象