AES協(xié)處理器IP核的設(shè)計與實現(xiàn).pdf

1、本文基于“高性能網(wǎng)絡(luò)處理器技術(shù)研究”項目，在設(shè)計網(wǎng)絡(luò)處理器時，為了使其在數(shù)據(jù)加密解密方面獲得更好的性能，設(shè)計了專門的加密解密硬件單元來對數(shù)據(jù)進行安全處理。 論文選取AES算法作為網(wǎng)絡(luò)處理器芯片內(nèi)部的加密解密算法，首先闡述了AES算法的數(shù)學(xué)知識，接著詳細描述了算法流程，包括加密算法流程、解密算法流程和密鑰擴展方案。在此基礎(chǔ)上對AES算法的IP核進行硬件設(shè)計，將其劃分為加密、解密和密鑰擴展三個部分，并逐步將功能細化，設(shè)計了輪結(jié)構(gòu)中S

2、盒置換、行移位、列混淆和輪密鑰加等各個變換和輪密鑰生成等模塊。采用Verilog HDL硬件描述語言實現(xiàn)了加密解密單元內(nèi)的各個功能模塊。在設(shè)計中使用查表法解決了一些復(fù)雜數(shù)學(xué)運算結(jié)構(gòu)影響速度的問題，并改善了列混淆的運算結(jié)構(gòu)，從而大大減少了算法所占資源。 在仿真與驗證的過程中，首先構(gòu)建了與處理器相結(jié)合的系統(tǒng)測試環(huán)境，編寫數(shù)據(jù)聚合模塊、異步FIFO緩存模塊和輸入控制模塊，用開源的IP核Openrisc1200向該AES單元發(fā)送測試數(shù)據(jù)