面向AES加密的可配置處理器設(shè)計(jì)及實(shí)現(xiàn).pdf

1、隨著計(jì)算機(jī)技術(shù)和網(wǎng)絡(luò)技術(shù)的快速發(fā)展和廣泛應(yīng)用,信息安全逐漸成為人們普遍關(guān)注的課題。高級(jí)加密標(biāo)準(zhǔn)(AES)是美國(guó)國(guó)家標(biāo)準(zhǔn)與技術(shù)研究局宣布采用的數(shù)據(jù)加密標(biāo)準(zhǔn),在安全性、簡(jiǎn)潔性、實(shí)現(xiàn)成本等方面與原有的對(duì)稱加密算法相比具有一定的優(yōu)勢(shì),具有廣泛的應(yīng)用前景。AES的傳統(tǒng)實(shí)現(xiàn)方式是采用DSP或ASIC方法,本文闡述一種基于傳輸觸發(fā)架構(gòu)(TTA)的可配置處理器實(shí)現(xiàn)AES的方法,該方法在一定程度上達(dá)到性能與靈活性的折衷。
　　 本文首先介紹TTA

2、架構(gòu)可配置處理器的結(jié)構(gòu)、硬件、指令集系統(tǒng)的特點(diǎn),然后分析并用C語(yǔ)言實(shí)現(xiàn)AES算法,根據(jù)在C*Core C310上的統(tǒng)計(jì)結(jié)果,分析出關(guān)鍵路徑,將字節(jié)乘法轉(zhuǎn)化為查表運(yùn)算。其次,重點(diǎn)論述了基于傳輸觸發(fā)架構(gòu)和超長(zhǎng)指令字(VLIW)指令結(jié)構(gòu)的AES算法并行優(yōu)化方法:將密鑰擴(kuò)展與輪變換并行實(shí)現(xiàn),綜合輪變換整個(gè)過(guò)程簡(jiǎn)化數(shù)據(jù)流,并根據(jù)特殊運(yùn)算定制功能單元、指令集。設(shè)計(jì)自動(dòng)化是可配置處理器設(shè)計(jì)的一大難點(diǎn),也是可配置處理器能夠被廣泛使用的必要條件。本文還重

3、點(diǎn)討論基于TTA架構(gòu)處理器的RTL代碼及可配置匯編器自動(dòng)生成的方法。通過(guò)采用本設(shè)計(jì)實(shí)現(xiàn)的RTL代碼自動(dòng)生成軟件及匯編器,自動(dòng)生成了用于AES加密的可配置處理器的RTL代碼及特殊指令集匯編器。最后在仿真軟件和FPGA上完成驗(yàn)證,結(jié)果表明進(jìn)行128-bit明文,128-bit密鑰的AES加密,吞吐率為18Mbps,其性能優(yōu)于一般通用處理器和DSP。由于自動(dòng)生成技術(shù),其設(shè)計(jì)周期比ASIC短,設(shè)計(jì)難度比ASIC低,而且由于采用特殊的TTA架構(gòu)實(shí)