基于FPGA的通用調(diào)試器的研究與設(shè)計(jì).pdf

1、隨著高度集成的系統(tǒng)芯片SoC(System-On-A-Chip)成為市場(chǎng)主流,微處理器芯片的測(cè)試和調(diào)試變得更加復(fù)雜。這為傳統(tǒng)的調(diào)試方法帶來(lái)以下困難:
　　 1.受SoC處理器的封裝限制,不能將片內(nèi)的微處理器信號(hào)引出進(jìn)行直接地調(diào)試,使得邏輯分析儀等設(shè)備無(wú)法進(jìn)行調(diào)試。
　　 2.需要微處理器提供操作系統(tǒng)來(lái)支持如插入斷點(diǎn)、設(shè)置觀察點(diǎn)等調(diào)試功能。增加了額外的開(kāi)銷(xiāo)和調(diào)試工具,無(wú)法支持內(nèi)核級(jí)調(diào)試。
　　 3.對(duì)于完全基于RO

2、M的嵌入式系統(tǒng)而言,無(wú)法實(shí)現(xiàn)軟件斷點(diǎn)的設(shè)置和插入條件TRAP指令等調(diào)試功能。
　　 4.在傳統(tǒng)調(diào)試模式下,不能以系統(tǒng)時(shí)鐘運(yùn)行調(diào)試程序,難以定位與時(shí)序相關(guān)的故障。
　　 為了解決上述問(wèn)題,本文研究了針對(duì)SoC微處理器的JTAG片上調(diào)試系統(tǒng)結(jié)構(gòu)和工作流程以及主流SoC微處理器的調(diào)試原理;探索了開(kāi)源GDB調(diào)試器的設(shè)計(jì)與實(shí)現(xiàn)、調(diào)試協(xié)議原理和SoPC軟硬件協(xié)同設(shè)計(jì)技術(shù)。
　　 基于上述解決方案和對(duì)國(guó)內(nèi)外通用調(diào)試器現(xiàn)狀的分析