新型拓?fù)浣Y(jié)構(gòu)的NoC研究.pdf

1、隨著半導(dǎo)體工藝技術(shù)以及集成電路設(shè)計技術(shù)的不斷發(fā)展,片上系統(tǒng)(SoC,Systemon Chip)的規(guī)模也越來越大。為了解決芯片規(guī)模的不斷增加所導(dǎo)致的傳統(tǒng)SoC總線結(jié)構(gòu)可擴展性差、通信效率低、互連、時鐘以及功耗等問題,近年來國內(nèi)外提出片上網(wǎng)絡(luò)(Noc,Networkon Chip)的互連架構(gòu),并對其展開越來越多的研究。
　　本文經(jīng)過對國內(nèi)外的研究成果的深入研究,綜合性能、硬件實現(xiàn)等方面考慮,提出了一種新的NoC拓?fù)浣Y(jié)構(gòu)——層次化路由

2、結(jié)構(gòu)MLR(Multi-Layer Router),并且從互連網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的靜態(tài)度量參數(shù)入手,對MLR結(jié)構(gòu)的性能進行了分析和比較說明。相對于2D-Mesh結(jié)構(gòu),MLR結(jié)構(gòu)的鏈路總數(shù)和網(wǎng)絡(luò)直徑有明顯的減小。尤其在網(wǎng)絡(luò)規(guī)模越大時,優(yōu)勢越明顯,當(dāng)IP核的數(shù)量達到64時,MLR結(jié)構(gòu)的網(wǎng)絡(luò)直徑相對2D-Mesh結(jié)構(gòu)可以縮小40％。
　　為了更好的分析MLR結(jié)構(gòu)的動態(tài)性能,本文基于Network Simulation-2(NS-2)網(wǎng)絡(luò)仿真環(huán)

3、境,對所提結(jié)構(gòu)進行軟件仿真平臺的搭建和系統(tǒng)建模,給出了在不同網(wǎng)絡(luò)負(fù)載情況下,各種網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的性能結(jié)果,并且對其結(jié)果進行分析。通過對4×4和8×8規(guī)模的網(wǎng)絡(luò)建模和仿真,可以看出MLR結(jié)構(gòu)相對于2D-Mesh、Wk-recursive和Cluster-mesh等結(jié)構(gòu),在不同網(wǎng)絡(luò)負(fù)載和不同IP核節(jié)點數(shù)的情況下,處理網(wǎng)絡(luò)通信時,對于網(wǎng)絡(luò)丟包率、通信延遲和網(wǎng)絡(luò)吞葉量等網(wǎng)絡(luò)性能參數(shù)均有最多50％-70％的優(yōu)化。
　　接著本文提出了用硬件仿真

4、平臺對MLR結(jié)構(gòu)繼續(xù)進一步的驗證,設(shè)計了一個16位RISC處理器Mcore作為網(wǎng)絡(luò)中的一種類型的IP核,設(shè)計了基于共享路由的路由器結(jié)構(gòu),用硬件描述語言Verilog進行設(shè)計實現(xiàn),完成了對各模塊以及系統(tǒng)的仿真和測試,并且基于FPAG對其進行硬件驗證。一方面通過面積和功耗的比較顯示,在不同網(wǎng)絡(luò)負(fù)載和不同IP核節(jié)點數(shù)的情況下,MLR與傳統(tǒng)2D-mesh結(jié)構(gòu)相比,減少了超過20％的芯片面積和40％以上的動態(tài)功耗,有效降低了互連結(jié)構(gòu)的硬件開銷;另