基于VOQ結構的NoC設計與驗證.pdf

1、隨著新材料新器件和TSV技術的不斷發(fā)展,半導體技術會繼續(xù)跟隨摩爾定律呈指數(shù)發(fā)展,單個芯片上集成的IP數(shù)量大大增加。然而片上總線的性能沒能和集成度成比例的增長,這使得片上互聯(lián)越來越成為各種系統(tǒng)的發(fā)展瓶頸。傳統(tǒng)的總線結構已經不能滿足高性能應用的要求。片上網絡技術是將計算機網絡的思想移植到芯片設計中,從體系結構上徹底解決了SoC的總線結構所固有的通信效率低、擴展性有限以及全局同步困難的三大問題。片上網絡(Network on Chip, No

2、C)為先進工藝下的片上互聯(lián)設計問題提供了統(tǒng)一的解決方案。
　　本論文以片上網絡的基礎研究作為背景,針對典型的Mesh拓撲結構,設計蟲孔路由器,詳細介紹了路由器的數(shù)據通路和控制電路的硬件實現(xiàn)。然后設計了低延時的基于虛擬輸出隊列(VOQ)的路由器,并針對路由節(jié)點間的HoL問題優(yōu)化了輸出仲裁器,設計了分層輪詢(LRR)仲裁算法。設計采用動態(tài)虛擬輸出隊列(DVOQ)的路由器,并比較了三種路由器的優(yōu)缺點。本文搭建了基于三種路由器4×4的Me

3、sh網絡,并完成的網絡的功能驗證。
　　本文搭建了基于Verilog語言的層次化的片上網絡性能驗證平臺,能夠對網絡參數(shù)、注入率以及流量類型進行配置。采用仿真工具Modelsim SE6.5b對設計的三種網絡進行了功能仿真和性能驗證。在隨機流量模式和熱點下,基于VOQ路由器的網絡的最大注入率達到0.761和0.586,較基于簡單蟲孔路由器的網絡分別提高44.7％和30.2%,延時降低30%。在隨機流量模式下,VOQ_LRR網絡以及D