基于FPGA的軟硬件協(xié)同仿真平臺(tái)的設(shè)計(jì).pdf

1、隨著集成電路的發(fā)展，多核體系結(jié)構(gòu)將成為未來(lái)主流設(shè)計(jì)。然而，多核體系結(jié)構(gòu)的設(shè)計(jì)包含非常多的單元，當(dāng)前軟件仿真速度越來(lái)越難以承受日益增長(zhǎng)的設(shè)計(jì)壓力，而完全FPGA（現(xiàn)場(chǎng)可編程門陣列）仿真又由于受到FPGA容量限制難以容納如此多的設(shè)計(jì)單元。因此研究面向片上多核體系結(jié)構(gòu)探索過(guò)程中的仿真加速技術(shù)，開發(fā)基于FPGA的軟硬件協(xié)同仿真平臺(tái)具有重要意義。
　　本文首先針對(duì)以上難題，對(duì)比了現(xiàn)有解決方案的優(yōu)缺點(diǎn)，制定了基于FPGA加速和硬件仿真器相結(jié)合

2、的軟硬件協(xié)同設(shè)計(jì)方案。該方案通過(guò)采用FPGA加速與硬件仿真器的接合達(dá)到提高仿真速度的目的。將待測(cè)試模塊下載到FPGA中，加速待測(cè)模塊的仿真速度，借助FPGA開發(fā)板上的以太網(wǎng)接口與主機(jī)進(jìn)行高速通信，將主機(jī)上形成的測(cè)試激勵(lì)傳遞給待測(cè)模塊。
　　然后根據(jù)方案設(shè)計(jì)了基于FPGA的軟硬件協(xié)同仿真平臺(tái)的總體框架。根據(jù)總體結(jié)構(gòu)中，各部分單元獨(dú)立完成相應(yīng)功能的模塊劃分原則，將其分為三個(gè)主要模塊：以太網(wǎng)接口模塊，協(xié)同仿真模塊（CSM），待測(cè)模塊。其

3、中以太網(wǎng)模塊包含WISHBONE接口，發(fā)送模塊，接收模塊，控制模塊，MII模塊，狀態(tài)模塊和寄存器模塊等，主要負(fù)責(zé)主機(jī)與FPGA的高速通信。協(xié)同仿真模塊由數(shù)據(jù)分析模塊、激勵(lì)傳遞模塊、寄存器配置模塊、接收數(shù)據(jù)響應(yīng)模塊以及時(shí)鐘管理模塊等組成，負(fù)責(zé)對(duì)待測(cè)模塊的測(cè)試控制。然后采用自頂向下的IC設(shè)計(jì)流程，完成上述模塊的硬件設(shè)計(jì)。
　　最后將上述模塊與待測(cè)模塊形成整體協(xié)同仿真的硬件加速單元下載到FPGA中，并與主機(jī)上的硬件仿真器形成快速通信，從