基于FPGA的軟硬件協(xié)同仿真平臺的設計.pdf

1、隨著集成電路的發(fā)展，多核體系結(jié)構(gòu)將成為未來主流設計。然而，多核體系結(jié)構(gòu)的設計包含非常多的單元，當前軟件仿真速度越來越難以承受日益增長的設計壓力，而完全FPGA（現(xiàn)場可編程門陣列）仿真又由于受到FPGA容量限制難以容納如此多的設計單元。因此研究面向片上多核體系結(jié)構(gòu)探索過程中的仿真加速技術，開發(fā)基于FPGA的軟硬件協(xié)同仿真平臺具有重要意義。
　　本文首先針對以上難題，對比了現(xiàn)有解決方案的優(yōu)缺點，制定了基于FPGA加速和硬件仿真器相結(jié)合

2、的軟硬件協(xié)同設計方案。該方案通過采用FPGA加速與硬件仿真器的接合達到提高仿真速度的目的。將待測試模塊下載到FPGA中，加速待測模塊的仿真速度，借助FPGA開發(fā)板上的以太網(wǎng)接口與主機進行高速通信，將主機上形成的測試激勵傳遞給待測模塊。
　　然后根據(jù)方案設計了基于FPGA的軟硬件協(xié)同仿真平臺的總體框架。根據(jù)總體結(jié)構(gòu)中，各部分單元獨立完成相應功能的模塊劃分原則，將其分為三個主要模塊：以太網(wǎng)接口模塊，協(xié)同仿真模塊（CSM），待測模塊。其

3、中以太網(wǎng)模塊包含WISHBONE接口，發(fā)送模塊，接收模塊，控制模塊，MII模塊，狀態(tài)模塊和寄存器模塊等，主要負責主機與FPGA的高速通信。協(xié)同仿真模塊由數(shù)據(jù)分析模塊、激勵傳遞模塊、寄存器配置模塊、接收數(shù)據(jù)響應模塊以及時鐘管理模塊等組成，負責對待測模塊的測試控制。然后采用自頂向下的IC設計流程，完成上述模塊的硬件設計。
　　最后將上述模塊與待測模塊形成整體協(xié)同仿真的硬件加速單元下載到FPGA中，并與主機上的硬件仿真器形成快速通信，從