低測(cè)試成本芯片的ATE和板級(jí)測(cè)試研究.pdf

1、隨著集成電路水平的高速發(fā)展，芯片內(nèi)部和I/O的速度越來(lái)越快，復(fù)雜的數(shù)模混合電路對(duì)測(cè)試覆蓋率的要求也越來(lái)越高，而芯片規(guī)模的飛速發(fā)展，使得芯片測(cè)試的時(shí)間也成倍的上漲。為了保證芯片的質(zhì)量，所以必須加大測(cè)試覆蓋率;而另一方面為了控制芯片的成本，不能無(wú)限制的增加測(cè)試時(shí)間。因此如何在不減少測(cè)試覆蓋率的前提下減少測(cè)試時(shí)間，降低測(cè)試成本變得尤其重要。
　　本文主要從視頻處理芯片的設(shè)計(jì)開(kāi)始到ATE測(cè)試，板級(jí)測(cè)試，介紹了一些優(yōu)化測(cè)試成本的方法。這些方

2、法都不會(huì)降低測(cè)試覆蓋率，而且經(jīng)過(guò)芯片的實(shí)踐都是非常有效可行的。
　　首先從芯片設(shè)計(jì)出發(fā)，在設(shè)計(jì)芯片測(cè)試的一開(kāi)始就需要考慮將來(lái)大規(guī)模量產(chǎn)的測(cè)試成本。先從測(cè)試的硬件成本開(kāi)始討論，之后是測(cè)試時(shí)間和測(cè)試可重復(fù)性和穩(wěn)定性，并且加強(qiáng)失效芯片的測(cè)試覆蓋率。在這里主要介紹了PLL jitter測(cè)試方法的優(yōu)化，使得測(cè)試時(shí)間從1S有效降低到了3mS，并且成功降低了17％的DPM。同時(shí)介紹了一些測(cè)試方法的比較，包括高速端口測(cè)試等。并且指出了現(xiàn)有的測(cè)試方

3、法的覆蓋率缺陷。通過(guò)在板級(jí)實(shí)現(xiàn)mbist的diagnosis有效的減少了ATE上的工程性測(cè)試時(shí)間。
　　其次在芯片的測(cè)試部分，介紹了完整的測(cè)試流程，分析如何簡(jiǎn)化流程。在ATE測(cè)試部分分析了測(cè)試成本的組成。從硬件的配置開(kāi)始，介紹了降低成本的方法。包括測(cè)試程序的優(yōu)化調(diào)整，測(cè)試向量的簡(jiǎn)化以及測(cè)試良率的提高和芯片復(fù)測(cè)率的降低。并附上了基于這些方法在實(shí)際芯片應(yīng)用中減少的測(cè)試時(shí)間。
　　之后從芯片的板級(jí)測(cè)試介紹了如何優(yōu)化板級(jí)測(cè)試硬件，降