三維芯片測(cè)試中低成本自測(cè)試方法研究.pdf

1、基于硅通孔(Through Silicon Vias，TSV)的三維集成技術(shù)是集成電路發(fā)展的重要方向，該技術(shù)在縮短互連線長(zhǎng)度、降低功耗、減少面積開銷以及異構(gòu)集成等方面具有巨大優(yōu)勢(shì)。但同時(shí)三維集成電路(Three-Dimensional Integrated Circuit，3D IC)也存在著散熱困難、成品率低和測(cè)試訪問困難等挑戰(zhàn)。針對(duì)測(cè)試訪問困難的問題，本文主要研究如何以內(nèi)建自測(cè)試(Built-in Self-Test，BIST)和外

2、建自測(cè)試（Built-off Self-Test，BOST）方式完成3D芯片測(cè)試。本文所做的主要工作如下:
　　(1)針對(duì)3D BIST中的面積開銷過大問題，提出了一種基于線性反饋移位寄存器（Linear Feedback Shift Register，LFSR）可重配置的3D BIST結(jié)構(gòu)，對(duì)綁定前、綁定中和綁定后的測(cè)試結(jié)構(gòu)協(xié)同設(shè)計(jì)，使得綁定前的測(cè)試資源在綁定中和綁定后能夠復(fù)用，極大地減少了綁定中和綁定后的面積開銷。在設(shè)計(jì)中，通

3、過對(duì)測(cè)試數(shù)據(jù)進(jìn)行兩維相容合并操作，降低了測(cè)試時(shí)間，減少了測(cè)試數(shù)據(jù)存儲(chǔ)量。為了進(jìn)一步減少測(cè)試開銷，對(duì)所提出的結(jié)構(gòu)做了進(jìn)一步改進(jìn)，給出了基于變長(zhǎng)種子的三維測(cè)試結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明與非重構(gòu)的3D BIST測(cè)試結(jié)構(gòu)相比，可重構(gòu)方案能在相同的故障覆蓋率下有效地減少面積開銷和測(cè)試數(shù)據(jù)量，縮短了測(cè)試時(shí)間，從而降低了測(cè)試成本。
　　(2)提出了一種基于位置信息編碼的測(cè)試數(shù)據(jù)壓縮方案，并分別給出了該方案在2D和3D芯片測(cè)試中的解壓縮結(jié)構(gòu)。對(duì)位置信息編