系統(tǒng)芯片外建自測(cè)試技術(shù)研究.pdf

1、隨著系統(tǒng)芯片(System-on-a-Chip，SoC)技術(shù)的發(fā)展，芯片的集成度和復(fù)雜性迅速提高，相應(yīng)地，大規(guī)模集成電路測(cè)試所需要的測(cè)試數(shù)據(jù)也隨之增加，而傳統(tǒng)的自動(dòng)測(cè)試設(shè)備(automatic test equipment，ATE)的存儲(chǔ)量、工作頻率以及帶寬卻非常有限，這使得SoC測(cè)試面臨著測(cè)試時(shí)間過長(zhǎng)、測(cè)試成本急劇增加等諸多方面問題。雖然這些問題可以通過更換高端的測(cè)試設(shè)備來解決，但這將導(dǎo)致測(cè)試成本的增加。
　　 本論文從代碼字

2、之間的相關(guān)性、定長(zhǎng)碼和變長(zhǎng)碼的特點(diǎn)、測(cè)試集被編碼時(shí)的劃分原則等方面入手，針對(duì)系統(tǒng)芯片測(cè)試過程中測(cè)試數(shù)據(jù)量大的關(guān)鍵問題展開研究。
　　 本文的主要工作如下：
　　 (1)考慮相鄰游程代碼字之間的相關(guān)性，提出一種共前綴碼的測(cè)試數(shù)據(jù)壓縮方案和其特例共游程碼的測(cè)試數(shù)據(jù)壓縮方案，實(shí)現(xiàn)了代碼字之間的依賴性，通過將后一代碼字所需要表示的長(zhǎng)度信息分布到前一代碼字中來減少代碼字的長(zhǎng)度，增強(qiáng)了壓縮效果。
　　 (2)結(jié)合定長(zhǎng)碼和變長(zhǎng)

3、碼的優(yōu)點(diǎn)，提出兩種混合定變長(zhǎng)碼的測(cè)試數(shù)據(jù)壓縮方案，其分別在代碼字級(jí)和編碼方式級(jí)實(shí)現(xiàn)了定長(zhǎng)碼和變長(zhǎng)碼的混合。前一種方案具有變長(zhǎng)碼的編碼靈活性和定長(zhǎng)碼的解壓結(jié)構(gòu)簡(jiǎn)單性；后一種方案的壓縮效果不再受原始測(cè)試集中游程數(shù)量和長(zhǎng)度的限制，減少了需要編碼的數(shù)據(jù)量，提高了壓縮效率。
　　 (3)探討被測(cè)電路與編碼方案之間的聯(lián)系，提出一種選擇性反向輸出技術(shù)，并給出了具體的實(shí)現(xiàn)方法。該技術(shù)克服了編碼的局部性，將被測(cè)電路與壓縮技術(shù)聯(lián)系起來，可以根據(jù)被測(cè)

4、電路得到一個(gè)更易于壓縮的測(cè)試集。實(shí)驗(yàn)結(jié)果表明，本技術(shù)對(duì)Golomb碼可以提高17.28％的壓縮率。
　　 (4)提出同時(shí)按翻轉(zhuǎn)序列和連續(xù)序列對(duì)原測(cè)試集劃分，突破了傳統(tǒng)的劃分受游程類型的限制，減少了代碼字個(gè)數(shù)。在此基礎(chǔ)上提出對(duì)相鄰位邏輯運(yùn)算將所有序列轉(zhuǎn)化為全0序列，減少了編碼的復(fù)雜度。實(shí)驗(yàn)結(jié)果表明，本方案的壓縮率比FDR碼高7.02％。
　　 (5)根據(jù)LFSR編碼成功的特點(diǎn)，提出將原始測(cè)試集按2的冪次數(shù)重新分段。該方案使