可重構(gòu)陣列自測(cè)試與容錯(cuò)技術(shù)研究.pdf

1、隨著半導(dǎo)體工藝與集成電路的不斷發(fā)展,數(shù)字電子系統(tǒng)的集成度越來(lái)越高,它在生命周期中發(fā)生故障的可能性也隨之增大。因此,數(shù)字電子系統(tǒng)的容錯(cuò)能力逐漸受到了人們的重視?？芍貥?gòu)陣列具有可重復(fù)編程、功能靈活、集成度高、開(kāi)發(fā)周期短與研發(fā)成本低等優(yōu)點(diǎn),在電子系統(tǒng)設(shè)計(jì)中已經(jīng)得到了廣泛應(yīng)用,它的出現(xiàn)為電子系統(tǒng)的容錯(cuò)提供了更為靈活的方法。目前,可重構(gòu)陣列的自測(cè)試與容錯(cuò)技術(shù)已經(jīng)成為研究熱點(diǎn)之一。
　　 本文主要研究了可重構(gòu)陣列的自測(cè)試與容錯(cuò)技術(shù),論文的主

2、要研究工作如下:
　　 (1)通過(guò)改進(jìn)設(shè)計(jì)使可重構(gòu)陣列有兩種工作模式:普通工作模式和故障自測(cè)試工作模式。其中,當(dāng)可重構(gòu)陣列處于對(duì)安全性要求較高的條件下時(shí),可以拉低測(cè)試使能信號(hào)使其工作在自測(cè)試模式?？芍貥?gòu)陣列采用在線循環(huán)自測(cè)試方法,故障測(cè)試時(shí)并不影響陣列執(zhí)行正常的邏輯功能。
　　 (2)針對(duì)可重構(gòu)陣列冗余資源利用率低以及時(shí)間開(kāi)銷(xiāo)大等問(wèn)題,本文設(shè)計(jì)了兩層容錯(cuò)機(jī)制:1)在測(cè)試到故障后,首先在細(xì)胞單元內(nèi)部以空閑的基本邏輯單元為重

3、構(gòu)對(duì)象完成第一層容錯(cuò),此過(guò)程不需要內(nèi)建容錯(cuò)處理單元的參與,實(shí)現(xiàn)自主容錯(cuò);2)當(dāng)細(xì)胞單元內(nèi)部沒(méi)有空閑的基本邏輯單元時(shí),通過(guò)調(diào)用內(nèi)建容錯(cuò)處理單元發(fā)出控制命令,以距故障細(xì)胞單元最近的空閑細(xì)胞單元取代故障細(xì)胞單元來(lái)實(shí)現(xiàn)第二層容錯(cuò)。
　　 (3)本文最后以六位并行乘法器和六位并入串出移位寄存器為例實(shí)現(xiàn)在陣列上的映射,對(duì)其仿真并下板測(cè)試,驗(yàn)證了可重構(gòu)陣列的自測(cè)試與容錯(cuò)能力,并和其它可重構(gòu)陣列容錯(cuò)技術(shù)的容錯(cuò)能力、冗余資源利用率和容錯(cuò)時(shí)間進(jìn)行了