基于動(dòng)態(tài)局部可重構(gòu)FPGA的容錯(cuò)技術(shù)研究.pdf

1、利用具有可重配置特性的現(xiàn)場(chǎng)可編輯門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)可以在較短的時(shí)間內(nèi)開(kāi)發(fā)出穩(wěn)定性高且安全系數(shù)大的電子產(chǎn)品。將FPGA的動(dòng)態(tài)局部可重構(gòu)技術(shù)用于實(shí)現(xiàn)容錯(cuò)系統(tǒng)，不僅提高了產(chǎn)品密度，縮短了開(kāi)發(fā)周期，而且能保證系統(tǒng)的安全可靠，同時(shí)使硬件具備可重組性。
　　 本文研究的重點(diǎn)是利用動(dòng)態(tài)局部可重構(gòu)FPGA設(shè)計(jì)實(shí)現(xiàn)容錯(cuò)系統(tǒng)，主要工作包括:深入研究了FPGA原理和設(shè)計(jì)流程，探索各種動(dòng)態(tài)重構(gòu)

2、系統(tǒng)設(shè)計(jì)方法，提出一種簡(jiǎn)化的動(dòng)態(tài)自重構(gòu)系統(tǒng)的設(shè)計(jì)方案。運(yùn)用基于早期獲取部分可重構(gòu)(Early Access Partial Reconfiguration，EAPR)方法的原理及設(shè)計(jì)思想，在已存在的邏輯動(dòng)態(tài)重構(gòu)層次的基礎(chǔ)上，進(jìn)一步簡(jiǎn)化原有的設(shè)計(jì)流程，實(shí)現(xiàn)動(dòng)態(tài)局部自重構(gòu)。具體是依托Xilinx Virtex-4系列開(kāi)發(fā)板，使用其配套工具，結(jié)合實(shí)例將所提出設(shè)計(jì)方法應(yīng)用于容錯(cuò)系統(tǒng)，通過(guò)動(dòng)態(tài)重構(gòu)假定模塊出錯(cuò)，建立可靠的模塊化動(dòng)態(tài)局部重構(gòu)系統(tǒng)，證

3、明所提方法的可行性及優(yōu)越性。在實(shí)現(xiàn)局部動(dòng)態(tài)重構(gòu)的過(guò)程中，將整個(gè)容錯(cuò)系統(tǒng)作為研究對(duì)象，建立初始設(shè)計(jì)平臺(tái)、劃分靜態(tài)與重構(gòu)區(qū)域設(shè)定模塊、分別并行設(shè)計(jì)各個(gè)模塊、解決重構(gòu)模塊與可重構(gòu)模塊或與靜態(tài)模塊之間的通信問(wèn)題、規(guī)劃設(shè)計(jì)約束、產(chǎn)生比特流文件、合并組裝。使用動(dòng)態(tài)局部重構(gòu)的方式完成故障恢復(fù)，簡(jiǎn)化恢復(fù)過(guò)程，最終完成整個(gè)系統(tǒng)，提高糾錯(cuò)速度。同時(shí)提出以內(nèi)嵌的微處理器為核心的自重構(gòu)方案，調(diào)度/管理芯片上的其他邏輯資源利用的是內(nèi)部作為控制系統(tǒng)中心的硬核處理器