高k柵介質(zhì)MOS器件的特性模擬與實驗研究.pdf

1、作者簡介馬飛，江蘇新沂人。2006年和2009年分別于西安電子科技大學獲學士和碩士學位?，F(xiàn)就讀于西安電子科技大學微電子學院，攻讀博士學位。導師：劉紅俠教授。主要研究方向：高k柵介質(zhì)建模和可靠性研究等。代表性成果及經(jīng)歷：已在ChinesePhysicsB，ChinesePhysicsLetters，MicroelectronicsReliabilityJournalofAppliedPhysics等權(quán)威、核心刊物和國際重要學術(shù)會議發(fā)表學術(shù)

2、論文12篇。FeiMawasborninXinyi，JiangsuProvince，China，in1983HereceivedhisBAandtheMSdegreeinMicroelectronicsandSolid—StateElectronicsfromXidianUniversity，Xi’an，China，in2006and2009respectivelyNowheisstudyingforthePhDdegreeinMicr

3、oelectronicsSchoolofXidianUniversityXi’anChinaHistutorisProfessorHongxiaLiuHisresearchinterestsincludemodeling&reliabilityresearchofhigh—kgatedielectricdevicesHehaspublishedover12joumalandconferencepapersinChinesePhysics

4、B，ChinesePhysicsLetters，MicroelectronicsReliability，andJournalofAppliedPhysics摘要摘要隨著半導體工藝技術(shù)的不斷進步，金屬氧化物半導體場效應晶體管(MOSFET)的特征尺寸也在不斷的減小。當傳統(tǒng)的Si02柵介質(zhì)層厚度減小到幾個原子尺度大小時，由于量子隧穿效應的影響，Si02將失去介電特性，使MOS器件的柵極漏電和靜態(tài)功耗急劇的增加。為此，采用高介電常數(shù)(高k)柵

5、介質(zhì)取代Si02成為了必然趨勢。然而，當高k柵介質(zhì)的物理厚度變得可以和器件的溝道長度相比擬時，除了短溝道效應(SCE)、漏致勢壘降低效應(DIBL)外，邊緣場效應對MOSFET閾值電壓的影響也越來越嚴重。針對這些現(xiàn)象，本文主要在理論和實驗兩個方面對高k柵介質(zhì)MOSFET的特性和高k柵介質(zhì)材料的制備進行了研究。在理論方面，研究了高k柵介質(zhì)對于MOS器件的影響，建立起考慮這些效應的閾值電壓模型。在實驗方面，采用原子層淀積(ALD)技術(shù)生長高

6、k柵介質(zhì)薄膜，并對其物理和電學特性做了詳細的分析。首先，本文對高k柵介質(zhì)納米尺度MOS器件的特性進行了研究。隨著MOSFET特征尺寸的不斷減小，不斷涌現(xiàn)出一些新的物理現(xiàn)象(如：柵極漏電增加、SCE等)弱化MOS器件的性能。同時，為了減小柵漏電流而使用的高k柵介質(zhì)由于其較大的物理厚度引入了一種邊緣感應勢壘降Ik王(FIBL)效應，增加器件的關(guān)態(tài)漏電流，極大地退化了器件的關(guān)態(tài)特性。本文提出一種等效耦合電容理論，可以很好地解釋FIBL效應背后

7、的物理機制，幫助更好地理解這種高k柵介質(zhì)引入的邊緣效應。通過優(yōu)化器件結(jié)構(gòu)(采用低介電常數(shù)材料作為側(cè)墻介質(zhì)、較短的側(cè)墻長度、較低的結(jié)深和較短的柵／LDD交疊區(qū)長度等)可以很好的抑制FIBL效應，改善器件的關(guān)態(tài)特性。同時利用提出的等效耦合電容理論，研究了疊柵結(jié)構(gòu)對于FIBL效應的抑制作用，發(fā)現(xiàn)采用低介電常數(shù)材料作為底層材料時，對于FIBL效果的抑制作用更好。和其他關(guān)于FIBL效應的研究相同，漏極關(guān)態(tài)電流被來表征FIBL效應對于器件關(guān)態(tài)特性的

8、影響。但是，在一些特殊的情況下，這種方法會出現(xiàn)一些很難解釋的現(xiàn)象。于是，本文又提出了一種新的研究關(guān)態(tài)漏電流的方法。通過把關(guān)態(tài)漏電流分為源漏電流、襯底漏電流和柵漏電流三部分，分別研究了高k柵介質(zhì)以及漏端電壓對于各關(guān)態(tài)漏電流組成部分的影響。結(jié)果表明，對于實際應用中的高k柵介質(zhì)納米MOSFET來說，以亞閾值漏電流為主體的源極漏電流成為了關(guān)態(tài)漏電流的主要組成部分。相比較傳統(tǒng)的單以漏端關(guān)態(tài)電流作為表征關(guān)態(tài)漏電的方法，本文提出的方法可以更好幫助研究