串并結(jié)合的維特比算法的FPGA實(shí)現(xiàn).pdf

1、卷積碼是一種應(yīng)用廣泛的信道糾錯(cuò)碼，維特比算法是卷積碼近最優(yōu)的譯碼算法。隨著FPGA芯片處理能力和設(shè)計(jì)的靈活性發(fā)展，在FPGA芯片中完成維特比譯碼算法成為了通信系統(tǒng)設(shè)計(jì)的一個(gè)有效手段。 本文在分析研究維特比算法的基礎(chǔ)上，設(shè)計(jì)并實(shí)現(xiàn)了了一個(gè)軟判決維特比譯碼器。譯碼器引入了串并結(jié)合的設(shè)計(jì)結(jié)構(gòu)，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源；提出了一種路徑度量值存儲(chǔ)器的組織方式，簡(jiǎn)化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序；在幸

2、存路徑的選擇輸出上采用了回溯譯碼方法，減少了寄存器的使用，降低了功耗和設(shè)計(jì)的復(fù)雜度。本論文設(shè)計(jì)的譯碼器能夠同時(shí)對(duì)兩路可變速率的數(shù)據(jù)進(jìn)行譯碼運(yùn)算，達(dá)到了資源占用和數(shù)據(jù)吞吐量之間的平衡，其譯碼運(yùn)算的核心模塊具有較強(qiáng)的可移植性，能夠應(yīng)用于其他的通信系統(tǒng)之中。 本論文使用Verilog語(yǔ)言在Xilinx ISE開發(fā)環(huán)境下完成了譯碼器的FPGA實(shí)現(xiàn)，在實(shí)現(xiàn)過(guò)程中采用了流水線等FPGA設(shè)計(jì)方法，提高了算法的運(yùn)行效率。為了驗(yàn)證設(shè)計(jì)的正確性，在