基于FPGA的低功耗維特比譯碼器研究與實現(xiàn).pdf

1、卷積碼是一種在數(shù)字移動通信系統(tǒng)中應(yīng)用極為廣泛的信道糾錯編碼。維特比(Viterbi)譯碼算法是最常用的卷積碼譯碼算法。而維特比譯碼器的計算量、存儲容量及功耗，會隨其關(guān)鍵參數(shù)約束長度K的值成指數(shù)增長。這個特點使得大K值的維特比譯碼器在數(shù)字通信系統(tǒng)中，特別是移動設(shè)備、環(huán)保設(shè)備、手持設(shè)備等場合的應(yīng)用受到很大限制。功耗問題己成為制約維特比譯碼器進一步發(fā)展與應(yīng)用的瓶頸。本文對維特比譯碼器進行低功耗研究，并設(shè)計實現(xiàn)了基于現(xiàn)場可編程門陣列(FPGA)

2、的大約束長度(K=9)維特比譯碼器，對降低數(shù)字通信系統(tǒng)電能消耗、改善散熱性能、延長手持設(shè)備的待機時間具有重要積極的實用意義。
　　 本文采取自上而下(Top-Down)的設(shè)計方法。首先對維特比算法及其低功耗設(shè)計技術(shù)進行簡要分析和總結(jié)，再根據(jù)維特比譯碼算法流程進行功能模塊劃分，并從實際應(yīng)用的角度出發(fā)，根據(jù)大約數(shù)長度維特比譯碼器的結(jié)構(gòu)特點，對各功能子模塊進行低功耗優(yōu)化設(shè)計，最后將其集成為維特比譯碼器系統(tǒng)。本文使用Verilog硬件描