容錯處理器陣列的并行重構(gòu)算法.pdf

1、二維網(wǎng)狀結(jié)構(gòu)的處理器陣列具有簡單、規(guī)整的特性，在實(shí)際的應(yīng)用中具有良好的性能，因而被廣泛應(yīng)用在信號、圖像處理等復(fù)雜數(shù)據(jù)計算領(lǐng)域以快速、高效地實(shí)現(xiàn)數(shù)據(jù)處理。隨著技術(shù)的發(fā)展，大量的處理單元可被集成到單一的芯片上從而構(gòu)成一個多核系統(tǒng)。這種結(jié)構(gòu)型的處理器陣列可以快速地檢查故障單元，因而，多核系統(tǒng)被廣泛應(yīng)用以滿足現(xiàn)實(shí)世界中某些領(lǐng)域內(nèi)復(fù)雜問題的計算需求。然而，集成度的倍增導(dǎo)致芯片在制造以及投入使用后，芯片內(nèi)部的處理器單元發(fā)生故障的情況將不可避免。因此

2、，為了提高芯片的可靠性急需高效的容錯技術(shù)。
　　雖然學(xué)術(shù)界已有相關(guān)理論成果與近似求解算法，但許多技術(shù)仍未成熟并具有一定的局限性，目前重構(gòu)技術(shù)均側(cè)重于串行重構(gòu)，而對于并行重構(gòu)算法的研究尚屬空白。本文從VLSI陣列的特點(diǎn)入手，根據(jù)其簡單、規(guī)整的結(jié)構(gòu)，對VLSI結(jié)構(gòu)進(jìn)行橫向和縱向的劃分并結(jié)合分治策略提出了對應(yīng)的并行重構(gòu)算法。實(shí)驗結(jié)果表明，對VLSI陣列進(jìn)行橫向劃分，通過并行操作得到一條邏輯列。該算法在256×256陣列上重構(gòu)目標(biāo)陣列在不

3、丟失邏輯列的情況下加速了27倍;對VLSI陣列進(jìn)行縱向劃分，通過獲得的邏輯列作為劃分物理子陣列的邊界線從而在這些劃分后得到的最終的物理陣列同時使用算法GCR操作，該算法相對于GCR算法加速了10倍多并且邏輯列的丟失率不超過5％。
　　另外，從GCR算法得到啟發(fā)，從VLSI陣列第一行的無故障處理器單元同時向下進(jìn)行選路重構(gòu)邏輯陣列，提出了并行貪心列選路算法。使用硬件描述語言實(shí)現(xiàn)該算法的設(shè)計，并在Modelsim仿真軟件中進(jìn)行模擬實(shí)驗。