鈍化層對功率器件芯片電參數(shù)影響的仿真分析及工藝優(yōu)化.pdf

1、鈍化是改善功率器件性能和提高可靠性必不可少的手段,也是硅工藝中的一個(gè)重點(diǎn),在以MOS工藝為主的高壓集成電路和功率集成電路中,鈍化的重要性就更加突出。在雙極功率晶體管制造過程中采用LPCVD淀積半絕緣多晶硅(SIPOS)鈍化工藝可以有效改善器件漏電流特性、提高器件穩(wěn)定性。但實(shí)踐中發(fā)現(xiàn)在有源區(qū)直接淀積半絕緣多晶硅對器件小電流放大倍數(shù)和BVceo特性有顯著影響。在經(jīng)過高溫貯存等例行試驗(yàn)后,器件小電流放大倍數(shù)平均會(huì)減小30％左右,最多甚至達(dá)50

2、%,K值平均降低20%,嚴(yán)重影響了產(chǎn)品的性能;而采用SIPOS+SiO_xN_y復(fù)合膜層雖然在改善小電流放大倍數(shù)方面有一定作用,但器件BVceo負(fù)阻現(xiàn)象非常嚴(yán)重,成品率低。本文通過調(diào)整鈍化層結(jié)構(gòu)以求解決上述問題,結(jié)合實(shí)際可以利用的設(shè)備條件,通過試驗(yàn)確定了兩個(gè)新的工藝方案:一是將EB結(jié)上的鈍化層用PECVD法淀積的氮化硅代替原來的SIPOS+TEOS,實(shí)際生產(chǎn)中用干法刻蝕部分代替原來的濕法腐蝕,消除了膜層鉆蝕的隱患;二是保留硼擴(kuò)散生長的氧