一種電荷泵鎖相環(huán)頻率合成器的設(shè)計與研究.pdf

1、隨著集成電路設(shè)計和工藝水平的不斷提高，集成電路的工作頻率也越來越高，并且高性能、低成本仍舊是集成電路設(shè)計的主要挑戰(zhàn)。由于直接生成高質(zhì)量的高頻時鐘十分困難，因此，一般采用鎖相環(huán)頻率合成器來倍頻，這樣人們就可以用目前可以產(chǎn)生的質(zhì)量非常高的低頻時鐘信號的晶體振蕩器來生成高頻信號。而其中采用最多的就是電荷泵鎖相環(huán)頻率合成器，它具有易于集成、低功耗、低抖動、頻率牽引范圍大和靜態(tài)相位誤差小等優(yōu)點，成為了倍頻信號產(chǎn)品的主流。
　　 本文設(shè)計了

2、一款可實現(xiàn)快速鎖定的三階電荷泵鎖相環(huán)頻率合成器。文章在深入分析電荷泵鎖相環(huán)頻率合成器設(shè)計理論的基礎(chǔ)上，根據(jù)直接數(shù)字頻率合成器(DDS)的要求確定了鎖相環(huán)的總體電路結(jié)構(gòu)和各項性能參數(shù)。首先利用Verilog-A語言對所設(shè)計的電荷泵鎖相環(huán)頻率合成器進(jìn)行建模，驗證了快速鎖定理論并對各個參數(shù)進(jìn)行了優(yōu)化，然后將各項參數(shù)指標(biāo)分到各個模塊上，進(jìn)行單元電路的設(shè)計。在單元電路設(shè)計的過程中，論文重點討論并解決了下述問題:
　　 1)電荷泵鎖相環(huán)頻率

3、合成器快速理論的研究，并根據(jù)該理論建立了Verilog-A模型；
　　 2)采用含有TSPC結(jié)構(gòu)的鑒頻鑒相器，增大了其工作頻率；
　　 3)采用了可實現(xiàn)自舉的電荷泵結(jié)構(gòu)，消除電荷共享效應(yīng)，同時電荷泵控制開關(guān)采用了傳輸門，降低了時鐘饋通和電荷注入的影響；
　　 4)壓控振蕩器采用四個四級延遲單元的環(huán)形振蕩器，降低了壓控振蕩器的控制電壓范圍和鎖定時間。同時也增大了輸出頻率范圍，降低了壓控振蕩器增益，從而降低了紋波對壓

4、控振蕩器輸出信號的影響。
　　 5)采用動態(tài)邏輯電路來設(shè)計可編程分頻器，在盡可能增大其工作頻率的同時，也實現(xiàn)了調(diào)節(jié)范圍為16～127調(diào)節(jié)要求。
　　 6)本文設(shè)計了鎖定檢測電路，在鎖定信號堅持30個參考頻率周期后，才認(rèn)為電荷泵鎖相環(huán)頻率合成器真正實現(xiàn)了鎖定，然后輸出一個鎖定指示信號。
　　 本論文中設(shè)計的電荷泵鎖相環(huán)頻率合成器采用SMIC0.18μm CMOS工藝，1.8V電源供電。仿真結(jié)果表明，電荷泵鎖相環(huán)頻率