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文檔簡介
1、本文利用DOE（試驗設計）技術對厚膜電阻工藝中的絲網(wǎng)印刷工序進行了統(tǒng)計表征與優(yōu)化。在電路優(yōu)化方面，以射頻放大電路為對象，基于試驗設計技術對該電路進行優(yōu)化，并與基于PSPICE優(yōu)化模塊的優(yōu)化結果進行對比與分析。同時，對仿真試驗過程中存在的某些問題進行了分析與解決。本文的主要工作有以下幾方面： 針對厚膜電阻工藝中的絲網(wǎng)印刷工序，利用響應曲面設計，通過試驗數(shù)據(jù)建立了表征該工藝設備的統(tǒng)計模型。并基于該模型進行工藝設備優(yōu)化，找到最優(yōu)的工藝
2、因素組合，使電阻厚度滿足目標范圍的條件下，電阻厚度的離散程度達到最小，從而減小厚膜電阻產品的阻值的離散性； 針對目前許多EDA軟件（如PSPICE）優(yōu)化模塊難以找到最優(yōu)解、優(yōu)化過程時間過長等局限性，本文將DOE技術與EDA軟件電路仿真結合起來，以射頻放大電路為對象，基于仿真試驗建立元模型。并基于元模型對電路的性能指標進行優(yōu)化。優(yōu)化結果表明，基于DOE技術的優(yōu)化結果遠優(yōu)于基于PSPICE優(yōu)化模型的優(yōu)化結果。 在目前的電路仿
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