基于ASIC的頻率合成器數(shù)字部分研究與實(shí)現(xiàn).pdf

1、隨著現(xiàn)代通信、雷達(dá)、電子偵察和對(duì)抗技術(shù)的飛速的發(fā)展，對(duì)作為核心部件的頻率合成器的性能指標(biāo)提出了越來越高的要求，寬頻帶、高頻率分辨、低捷變時(shí)間、高頻率穩(wěn)定度、低相位噪聲、低雜散、能程控等。這些技術(shù)要求用普通的模擬電路技術(shù)是很難達(dá)到的。因此，如何設(shè)計(jì)一種新的頻率合成器來產(chǎn)生大量高精度、高穩(wěn)定度的頻率信號(hào)成為了合成技術(shù)的關(guān)鍵。 本文首先介紹了頻率合成的基本理論，對(duì)各種頻率合成技術(shù)進(jìn)行了比較和分析，得出了其優(yōu)缺點(diǎn)，并且著重介紹了頻率合成

2、中經(jīng)常用到的鎖相環(huán)和DDS技術(shù)：由于所要設(shè)計(jì)的頻率合成器是基于ASIC技術(shù)的，因此本文中還介紹了一下ASIC設(shè)計(jì)流程和相關(guān)技術(shù)；然后對(duì)頻率合成器進(jìn)行了模塊劃分和算法分析，包括模擬部分；最后，完成模塊中所有數(shù)字部分的設(shè)計(jì)，仿真到綜合優(yōu)化的全過程，所采用的語言為Verilog HDL，仿真工具為Mentor公司的ModelSim，綜合工具為Synopsys公司的Design Compiler，調(diào)用的元器件庫為中芯國際的.18μm庫，為滿足高