硅基共平面波導的設計實現及射頻性能分析.pdf

1、隨著軍用和民用通訊的發(fā)展，急需大量高集成度、低成本、低功耗且能與信號處理電路集成在一起的平面射頻/微波無源器件。在單片集成電路(MMIC)中，隨著頻率的升高，在低阻硅(ρ=1～20Ω·cm)襯底實現的傳輸線、電感等元器件的微波損耗逐漸增大。然而，近來一種低摻雜、高電阻率(ρ＞1000Ω·cm)的硅材料已代替低阻硅逐漸成為硅基MMIC電路中的襯底材料。微型平面?zhèn)鬏斁€中最基本最重要的一種傳輸線——共平面波導(CoplanarWaveguid

2、e-CPW)在微波電路中已被廣泛地應用和實現。 在廣泛文獻調研的基礎上，本文通過電磁場仿真軟件HFSS對大量不同尺寸、特征阻抗均近似為50Ω的硅基共平面波導進行仿真模擬，通過對他們微波損耗以及電磁場的分析，設計并選擇出信號線寬度分別為39μm和44μm，信號線和地線間間隔均不同的六組共平面波導。將這六組CPW分別制備在氧化低阻硅襯底、氧化高阻硅襯底、SOI襯底上，測試在20GHz時的插入損耗分別為-13.6dB、-2.73dB、

3、-3.9dB。同時測得這三種襯底上CPW的插入損耗隨信號線和地線間間隔的增大不斷減小。以上一系列測試結果與電磁場仿真的結果相吻合。 在以上實驗的基礎上，本文通過高頻C-V測試得到氧化高阻硅中Si-SiO2系統(tǒng)電荷主要表現為正電荷，其密度約為4.8×1010/cm2。經過工藝流片實現了三種不同的高阻硅襯底，分別為高阻硅、氧化高阻硅、氧化高阻硅但去除信號線與地線間氧化層，將CPW制備于這三種襯底上在20GHz時，測得的插入損耗分別為

4、-0.99dB、-2.73dB及-1.16dB，因此去除信號線與地線間氧化層使得傳輸線損耗降低了1.57dB。 同時，當CPW制備在氧化高阻硅和除去線間氧化層的氧化高阻硅兩種襯底上時，對CPW加直流偏壓-20V～+20V，在20GHz時所測得的插入損耗隨偏壓的不斷變化而改變。對于前者，當偏壓為-14V時，插入損耗達到最小值；對于后者，當偏壓從-20V變化到+20V時，插入損耗從-1.1dB不斷增大到-1.25dB。 本文

5、還通過對比以上這一系列實驗數據進行理論研究，運用電磁場理論以及共平面波導的基本原理作為分析基礎，對氧化高阻硅襯底進行模型分析。通過建立共平面波導等效RLCG的π模型，得出流過地線的電流比率隨著信號線和地線間間隔增大而逐漸增大，即襯底損耗逐漸減?。煌瑫r，得出高阻硅、氧化高阻硅、除去線間氧化層的氧化高阻硅三種襯底的并聯導納的表達式，通過分析三種襯底的氧化層電容和線間電容，得出三種襯底的并聯導納大小為：高阻硅＜除去線間氧化層的氧化高阻硅＜氧化